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公開番号2024087593
公報種別公開特許公報(A)
公開日2024-07-01
出願番号2022202493
出願日2022-12-19
発明の名称半導体集積回路、半導体記憶装置、およびメモリシステム
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類G06F 12/00 20060101AFI20240624BHJP(計算;計数)
要約【課題】パトロールリード動作に要する時間を短縮した半導体集積回路、半導体記憶装置、およびメモリシステムを提供すること。
【解決手段】半導体集積回路は、制御装置とメモリチップとに接続可能であり、制御装置とメモリチップとの間のデータの転送を実行する。メモリチップは記憶領域を備える。半導体集積回路は、コントローラを備える。コントローラは、制御装置からの要求に基づく前記メモリチップの記憶領域に対する第1リード動作が実行される前に、制御装置からの要求とは独立して記憶領域に対する第2リード動作を命令する第1コマンドシーケンスをメモリチップに転送する。
【選択図】図12
特許請求の範囲【請求項１】
制御装置とメモリチップとに接続可能であり、前記制御装置と前記メモリチップとの間のデータの転送を実行する半導体集積回路であって、前記メモリチップは記憶領域を備え、
前記半導体集積回路は、
前記制御装置に接続されるように構成された第１インタフェース回路と、
前記メモリチップに接続されるように構成された第２インタフェース回路と、
前記第１インタフェース回路を介した前記制御装置からの要求に基づく前記メモリチップの前記記憶領域に対する第１リード動作が実行される前に、前記第１インタフェース回路を介した前記制御装置からの要求とは独立して前記記憶領域に対する第２リード動作を命令する第１コマンドシーケンスを前記第２インタフェース回路を介して前記メモリチップに転送する、ように構成されたコントローラを備える、
半導体集積回路。
続きを表示（約 920 文字）【請求項２】
タイマをさらに備え、
前記コントローラは前記第１コマンドシーケンスの転送のタイミングの到来を前記タイマを用いて判定する、
請求項１に記載の半導体集積回路。
【請求項３】
前記コントローラは、
前記第１コマンドシーケンスの前記メモリチップへの転送が完了した後、前記第１リード動作を命令する第２コマンドシーケンスを前記メモリチップに転送する、
請求項１に記載の半導体集積回路。
【請求項４】
請求項１から請求項３の何れか一項に記載の半導体集積回路と、
前記メモリチップと、
を備える半導体記憶装置。
【請求項５】
制御装置と、
バスと、
前記制御装置に前記バスを介して共通接続された複数の半導体集積回路と、
それぞれは前記複数の半導体集積回路のうちの１つに接続され、それぞれは記憶領域を備える、複数のメモリチップと、
を備え、
前記半導体集積回路は、
前記制御装置に接続されるように構成された第１インタフェース回路と、
前記メモリチップに接続されるように構成された第２インタフェース回路と、
前記第１インタフェース回路を介した前記制御装置からの要求に基づく前記メモリチップの前記記憶領域に対する第１リード動作が実行される前に、前記第１インタフェース回路を介した前記制御装置からの要求とは独立して前記記憶領域に対する第２リード動作を命令する第１コマンドシーケンスを前記第２インタフェース回路を介して前記メモリチップに転送する、ように構成されたコントローラを備える、
メモリシステム。
【請求項６】
前記複数の半導体集積回路のうちの一つが前記複数のメモリチップのうちの１つとの間で前記第１のリード動作を実行している間に、前記複数の半導体集積回路のうちの他の半導体集積回路が前記複数のメモリチップのうちの他のメモリチップとの間で前記制御装置からの要求を受信することなく、前記第２のリード動作を行う、
請求項５に記載のメモリシステム。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体集積回路、半導体記憶装置、およびメモリシステムに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
複数のメモリチップと外部のコントローラ（以降、メモリコントローラと表記する）に接続される外部端子群との間にブリッジチップと称される半導体集積回路を配した半導体記憶装置がある。この半導体記憶装置では、メモリコントローラと複数のメモリチップとの間のデータ転送がブリッジチップを介して行われる。このような半導体記憶装置を備えるメモリシステムが知られている。
【０００３】
メモリシステムでは、メモリチップが有する記憶領域に格納されたデータの健全性をチェックするために、記憶領域のうちのデータが格納されている１以上の単位領域に対して順次、リード動作が実行される。このようなリード動作は、パトロールリード動作とも称される。なお、単位領域は、一例ではブロックである。
【先行技術文献】
【特許文献】
【０００４】
特開２０１９－４６５３０号公報
特開２０１３－６９１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、リード動作に要する時間を短縮した半導体集積回路、半導体記憶装置、およびメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体集積回路は、制御装置とメモリチップとに接続可能であり、制御装置とメモリチップとの間のデータの転送を実行する。メモリチップは記憶領域を備える。半導体集積回路は、制御装置に接続されるように構成された第１インタフェース回路と、メモリチップに接続されるように構成された第２インタフェース回路と、コントローラと、を備える。コントローラは、第１インタフェース回路を介した制御装置からの要求に基づくメモリチップの記憶領域に対する第１リード動作が実行される前に、第１インタフェース回路を介した制御装置からの要求とは独立して記憶領域に対する第２リード動作を命令する第１コマンドシーケンスを第２インタフェース回路を介してメモリチップに転送する、ように構成される。
【図面の簡単な説明】
【０００７】
実施形態のメモリシステムの構成の一例を示す模式的な図。
実施形態のメモリチップの構成の一例を示す模式的な図。
実施形態のブロックの回路構成を示す模式的な図。
実施形態のブロックの一部領域の断面図。
実施形態のメモリセルの取り得るしきい値電圧の分布の例を示す模式的な図。
実施形態のメモリセルが取り得るしきい値電圧の別の一例を示す図である。
センス動作時におけるワード線、およびＮＡＮＤストリングのチャネルにおける波形の一例を示す図。
実施形態のメモリコントローラのハードウェア構成の一例を示す図。
実施形態の半導体記憶装置とブリッジチップの構成の一例を示す図。
実施形態のブリッジチップがメモリコントローラから受信するアドレスのビット列の一例を示す模式的な図。
実施形態のブリッジチップによるアクセス履歴情報を管理する動作の一例を示すフローチャート。
実施形態のブリッジチップによる単位リードコマンドシーケンスを処理する一連の動作を示すフローチャート。
実施形態のダミーリードコマンドシーケンスの一例を示す模式的な図。
実施形態の複数の半導体記憶装置における動作の時間的な遷移の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態の半導体装置、半導体記憶装置、およびメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
（実施形態）
図１は、実施形態のメモリシステムＳＹＳの構成の一例を示す模式的な図である。
【００１０】
メモリシステムＳＹＳは、通信路３を介してホストＨＳに接続可能である。ホストＨＳはコンピュータである。コンピュータは、例えば、パーソナルコンピュータ、ポータブルコンピュータ、サーバ、または、携帯通信機器を含む。メモリシステムＳＹＳは、ホストＨＳの外部記憶装置として機能する。
（【００１１】以降は省略されています）

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