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公開番号2024087882
公報種別公開特許公報(A)
公開日2024-07-02
出願番号2022202765
出願日2022-12-20
発明の名称半導体記憶装置および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H10B 43/27 20230101AFI20240625BHJP()
要約【課題】半導体層の結晶配向性を制御した半導体記憶装置および半導体記憶装置の製造方法を提供することである。
【解決手段】実施形態の半導体記憶装置は、複数の絶縁膜と複数の導電膜とが第1方向に交互に積層された積層体と、積層体内において、前記第1方向に伸びる半導体層を含み、第1方向に延びる第1柱状体を持つ。半導体層の少なくとも一部に、第1柱状体の中心から柱状体の径方向に沿って柱状体の外側に向かう方向に(100)配向された結晶を持つ。結晶のうち、最大粒径の結晶が半導体層の第1方向の端に位置する。
【選択図】図8
特許請求の範囲【請求項１】
複数の絶縁膜と複数の導電膜とが第１方向に交互に積層された積層体と、
前記積層体内において、前記第１方向に伸びる半導体層を含み、前記第１方向に延びる柱状体と、
を備え、
前記半導体層の少なくとも一部に、前記柱状体の中心から前記柱状体の径方向に沿って前記柱状体の外側に向かう方向に（１００）配向された結晶を有し、
前記結晶のうち、最大粒径の結晶が前記半導体層の前記第１方向の端に位置する半導体記憶装置。
続きを表示（約 1,700 文字）【請求項２】
前記半導体層にＰｄ、Ｎｉ、Ａｕ、Ｐｔ、Ａｌ、Ｃｕ、Ａｇの原子のうち、少なくとも１種が４．０×１０
１７
ｃｍ
－３
個以下含まれる、請求項１に記載の半導体記憶装置。
【請求項３】
前記柱状体の前記第１方向に沿う一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの全域に、前記半導体層を有し、
前記第１方向に沿う前記柱状体の一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの全域に、前記（１００）配向された結晶を有する、請求項１に記載の半導体記憶装置。
【請求項４】
前記柱状体の前記第１方向に沿う一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの全域に、前記半導体層を有し、
前記第１方向に沿う前記柱状体の一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの一部に、前記（１００）配向された結晶を有する、請求項１に記載の半導体記憶装置。
【請求項５】
前記柱状体の周方向一側から他側までの間の残りの部分に、ランダム配向された結晶を有する、請求項４に記載の半導体記憶装置。
【請求項６】
前記柱状体の前記第１方向に沿う一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの全域に、前記半導体層を有し、
前記第１方向に沿う前記柱状体の一端から他端までの一部、かつ、前記柱状体の周方向一側から他側までの全域に、前記（１００）配向された結晶を有し、
前記第１方向に沿う前記柱状体の一端から他端までの残部、かつ、前記柱状体の周方向一側から他側までの全部に、ランダム配向された結晶を有する、請求項１に記載の半導体記憶装置。
【請求項７】
複数の絶縁膜と複数の導電膜とが第１方向に交互に積層された積層体と、
前記積層体内において、前記第１方向に伸びる半導体層を含み、前記第１方向に延びる柱状体と、を備え、
前記半導体層の少なくとも一部に、前記柱状体の中心から前記柱状体の径方向に沿って前記柱状体の外側に向かう方向に（１００）配向された結晶を有し、
前記結晶のうち、最大粒径の結晶が前記半導体層の前記第１方向の端に位置する半導体記憶装置の製造方法であり、
前記積層体内において、前記第１方向に伸びる半導体層を含み、前記第１方向に延びる柱状体を形成した後、
前記柱状体の前記第１方向の一端に、前記半導体層に接するように、ＰｄまたはＮｉを含む金属層を形成し、
前記金属層の形成後、結晶化アニールにより、前記半導体層の少なくとも一部を、前記柱状体の中心から前記柱状体の径方向に沿って前記柱状体の外側に向かう方向に（１００）配向させる、半導体記憶装置の製造方法。
【請求項８】
前記柱状体の前記第１方向に沿う一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの全域に、前記半導体層を有する半導体記憶装置の製造方法であり、
前記結晶化アニールにより、前記第１方向に沿う前記柱状体の一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの全域に、前記（１００）配向された結晶を生成する、請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記柱状体の前記第１方向に沿う一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの全域に、前記半導体層を有する半導体記憶装置の製造方法であり、
前記結晶化アニールにより、前記第１方向に沿う前記柱状体の一端から他端までの全域、かつ、前記柱状体の周方向一側から他側までの一部に、前記（１００）配向された結晶を生成する、請求項７に記載の半導体記憶装置の製造方法。
【請求項１０】
前記柱状体の周方向一側から他側まで間の残りの部分に、ランダム配向された結晶を生成する、請求項９に記載の半導体記憶装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
基板と、基板の表面に対し交差する第１方向に積層された複数の配線層と、これら複数の配線層を貫通して第１方向に延びるメモリピラーと称される柱状体を備えた半導体記憶装置が知られている。半導体記憶装置において、柱状体と配線層が接する部分には、半導体層とトンネル絶縁膜とブロック絶縁膜と電荷蓄積膜を備えたメモリ構造が導入されている。
前記メモリ構造において、金属誘起結晶化（ＭＩＣ：Metal Induced Crystallization）法を利用し、半導体層の結晶配向性を整える方法が以下の特許文献１に記載されている。特許文献１に記載の技術を用いて半導体層の結晶配向性を制御することができる。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／００１３２２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態が解決しようとする課題は、結晶配向性を整えた半導体層を備える半導体記憶装置および半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の絶縁膜と複数の導電膜とが第１方向に交互に積層された積層体を持つ。積層体内において、前記第１方向に伸びる半導体層を含み、第１方向に延びる柱状体を持つ。半導体層の少なくとも一部に、柱状体の中心から柱状体の径方向に沿って柱状体の外側に向かう方向に（１００）配向された結晶を持つ。結晶のうち、最大粒径の結晶が半導体層の前記第１方向の端に位置する。
【図面の簡単な説明】
【０００６】
実施形態の半導体記憶装置およびメモリコントローラを示すブロック図。
実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路を示す図。
実施形態に係る半導体記憶装置の一部を示す平面図。
実施形態に係る半導体記憶装置の一部を示す断面図。
実施形態に係る半導体記憶装置における柱状体およびその近傍を示す縦断面図。
実施形態に係る半導体記憶装置における柱状体およびその近傍を示す横断面図。
実施形態に係る半導体記憶装置における柱状体の底部近傍を拡大した縦断面図。
実施形態に係る半導体記憶装置における半導体層の結晶配向性を示す縦断面図。
実施形態に係る半導体記憶装置における半導体層の結晶配向性を示す横断面図。
実施形態に係る半導体記憶装置における半導体層に関し、結晶化の進行状態を示す縦断面図。
実施形態に係る半導体記憶装置における半導体層に関し、結晶化の進行状態を示す縦断面図。
実施形態に係る半導体記憶装置における半導体層を結晶化した一例の分析結果を示すイラスト図。
比較例に係る半導体記憶装置における半導体層に関し結晶化の進行状態を示す縦断面図。
比較例に係る半導体記憶装置における半導体層を結晶化した一例の分析結果を示すイラスト図。
実施形態に係る半導体記憶装置における半導体層について結晶化した複数の例を示す説明図。
実施形態に係る半導体記憶装置における半導体層について結晶化した他の例を示す説明図。
実施形態の製造方法に係る結晶化プロセスについて試験した薄膜積層体の構造を示す模式断面図。
Ｐｄの金属層を用いて結晶化した半導体層の一例を示す平面ＳＥＭ像。
Ｐｄの金属層を用いて結晶化した半導体層の一例を示す平面ＥＢＳＤ分析によるフェーズマップ。
前記半導体層の一例に関するフェーズマップと結晶方位の関係を示す説明図。
結晶化に用いた試料と方位の関係を示す説明図。
Ｎｉの金属層を用いて結晶化した厚さ３５ｎｍの半導体層の平面ＥＢＳＤ分析によるフェーズマップ。
Ｎｉの金属層を用いて結晶化した厚さ２５ｎｍの半導体層の平面ＥＢＳＤ分析によるフェーズマップ。
Ｎｉの金属層を用いて結晶化した厚さ１５ｎｍの半導体層の平面ＥＢＳＤ分析によるフェーズマップ。
実施形態に係る半導体記憶装置の製造方法を説明するための部分断面図。
実施形態に係る半導体記憶装置の製造方法を説明するための部分断面図。
実施形態に係る半導体記憶装置の製造方法を説明するための部分断面図。
実施形態に係る半導体記憶装置の製造方法を説明するための部分断面図。
実施形態に係る半導体記憶装置の製造方法を説明するための部分断面図。
実施形態に係る半導体記憶装置の製造方法を説明するための部分断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本出願において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願において「平行」、「直交」、または「同一」とは、それぞれ「略平行」、「略直交」、または「略同一」である場合も含む。本出願において「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。ここでいう「Ａ方向」は任意の方向である。
【０００８】
また先に、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、後述する基板３０の表面（図４参照）に沿う方向である。＋Ｘ方向は、後述する第１分離部８１（図３参照）の延びる方向のうちの一方向である。－Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するビットラインＢＬ（図４参照）が延びた方向のうちの一方向である。－Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、基板３０（図４参照）の厚さ方向である。＋Ｚ方向は、基板３０から後述するビットラインＢＬに向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。Ｚ方向は半導体記憶装置１の形成に使用される基板３０の表面に対する鉛直方向に対応している。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。＋Ｚ方向は、「第１方向」の一例である。
【０００９】
以下で参照される図面のうち、平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の一部の構成要素の図示が適宜省略されている。
【００１０】
（実施形態）
＜半導体記憶装置の構成＞
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、メモリコントローラ２によって、制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
（【００１１】以降は省略されています）

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