特許ウォッチ

公開番号2024089373
公報種別公開特許公報(A)
公開日2024-07-03
出願番号2022204702
出願日2022-12-21
発明の名称半導体集積回路、インタフェース装置及びメモリシステム
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H03K 19/0185 20060101AFI20240626BHJP(基本電子回路)
要約【課題】ISIを低減すると共に消費電力を削減することができる。
【解決手段】実施形態の半導体集積回路は、第1電圧に基づいて動作し、前記第1信号に基づく差動の第3信号を生成する第1回路部と、第2電圧に基づいて動作し、前記第3信号から前記第2信号を生成する第2回路部と、を具備し、前記第2回路部は、前記第1回路部から前記第2回路部に前記第3信号を伝送する第1及び第2の信号線と、前記第1の信号線に接続される第1端子及び前記第2の信号線に接続される第2端子を有する第3回路と、を含み、前記第3回路は、導通時に第1抵抗値の抵抗として機能する第1抵抗回路と、導通時に第2抵抗値の抵抗として機能する第2抵抗回路とを有し、前記第1抵抗値は前記第2抵抗値より大きく、前記第1抵抗回路及び前記第2抵抗回路は、前記第1端子と前記第2端子との間に並列に接続され、それぞれ導通、非導通の状態がスイッチング制御可能である。
【選択図】図6
特許請求の範囲【請求項１】
第１電圧の差動の第１信号を第２電圧の第２信号に変換して出力する半導体集積回路であって、前記第１電圧は前記第２電圧より低く、
前記第１電圧に基づいて動作し、前記第１信号に基づく差動の第３信号を生成する第１回路部と、
前記第２電圧に基づいて動作し、前記第３信号から前記第２信号を生成する第２回路部と、を具備し、
前記第２回路部は、前記第１回路部から前記第２回路部に前記第３信号を伝送する第１の信号線及び第２の信号線と、前記第１の信号線に接続される第１端子及び前記第２の信号線に接続される第２端子を有する第３回路と、を含み、
前記第３回路は、導通時に第１抵抗値の抵抗として機能する第１抵抗回路と、導通時に第２抵抗値の抵抗として機能する第２抵抗回路とを有し、前記第１抵抗値は前記第２抵抗値より大きく、
前記第１抵抗回路及び前記第２抵抗回路は、前記第１端子と前記第２端子との間に並列に接続され、それぞれ導通、非導通の状態がスイッチング制御可能である、半導体集積回路。
続きを表示（約 1,700 文字）【請求項２】
前記第１抵抗回路は、第１ゲートを有する第１トランジスタであって、前記第１ゲートに入力される前記第１抵抗回路用の制御信号によってスイッチング動作する第１トランジスタを含み、
前記第２抵抗回路は、第２ゲートを有する第２トランジスタであって、前記第２ゲートに入力される前記第２抵抗回路用の制御信号によってスイッチング動作する第２トランジスタを含む、請求項１に記載の半導体集積回路。
【請求項３】
前記第１抵抗回路は、前記第１端子と前記第２端子との間に、それぞれの電流経路が直列接続される第１トランジスタ、第２トランジスタ、及び第３トランジスタを含み、
前記第２抵抗回路は、その電流経路が前記第２トランジスタの電流経路に並列に接続される第４トランジスタを含み、
前記第１から第３トランジスタは、それぞれに供給されるイネーブル信号に基づいてスイッチング制御され、
前記第４トランジスタは、前記第１又は第３トランジスタに供給されるイネーブル信号を遅延させた信号に基づいてスイッチング制御される、請求項１に記載の半導体集積回路。
【請求項４】
前記第４トランジスタの電流経路の一端と基準電位との間にその電流経路が接続されてイネーブル信号に基づいてオン・オフ制御される第５トランジスタと、
前記第４トランジスタの電流経路の他端と前記基準電位との間にその電流経路が接続されてイネーブル信号に基づいてオン・オフ制御される第６トランジスタと、を更に含む請求項３に記載の半導体集積回路。
【請求項５】
前記第１の信号線の一端の第１ノードと前記第２電圧が供給される配線との間にその電流経路が接続され、ゲートが前記第２信号線の一端の第２ノードに接続される第７トランジスタと、
前記第２ノードと前記第２電圧が供給される配線との間にその電流経路が接続され、ゲートが前記第１ノードに接続される第８トランジスタと、
前記第２ノードに接続される入力端を有する第１インバータと、
前記第１インバータの出力端に接続される入力端を有する第２インバータと、
前記第第１ノードと前記第２インバータの入力端との間にその電流経路が接続される第９トランジスタと、を更に具備する請求項１に記載の半導体集積回路。
【請求項６】
前記第２電圧が供給される配線と前記第１ノードとの間にその電流経路が接続され、前記第８トランジスタのオン時に導通する第１０トランジスタと、
前記第２電圧が供給される配線と前記第２ノードとの間にその電流経路が接続され、前記第７トランジスタのオン時に導通する第１１トランジスタと、を更に具備する請求項５に記載の半導体集積回路。
【請求項７】
前記第２電圧が供給される配線と前記１０トランジスタの電流経路との間にその電流経路が接続され、前記第２回路の非動作時にオフとなる第１２トランジスタと、
前記第２電圧が供給される配線と前記１１トランジスタの電流経路との間にその電流経路が接続され、前記第２回路の非動作時にオフとなる第１３トランジスタと、
前記第２電圧が供給される配線と前記１ノードとの間にその電流経路が接続され、前記第２回路の非動作時に導通する第１４トランジスタと、
前記２ノードと基準電位との間にその電流経路が接続され、前記第２回路の非動作時に導通する第１５トランジスタと、を更に具備する請求項６に記載の半導体集積回路。
【請求項８】
請求項１から請求項７の何れか１項に記載の半導体集積回路を備えるレベルシフト回路と、
前記レベルシフト回路が出力する信号を受けるバッファと、を具備するインタフェース装置。
【請求項９】
請求項８に記載のインタフェース装置と、前記インタフェース装置を制御する制御回路と、を具備する第１半導体装置と、
前記インタフェース装置を介して前記第１半導体装置から送信されるデータを記憶する記憶部を備える第２半導体装置と、
を具備するメモリシステム。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体集積回路、インタフェース装置及びメモリシステムに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
従来、互いに異なる電源電圧を用いる電気回路間の信号伝送に際して、レベルシフト回路が採用されることがある。例えば、ある電源電圧を用いる電気回路から、これよりも高い電源電圧を用いる電気回路への信号伝送に用いられる、レベルシフト回路は、低電圧回路部と高電圧回路部とを有する。この場合、レベルシフト回路は、低電圧の入力信号から高電圧の出力信号を生成する。この種のレベルシフト回路においては、出力信号に生じるＩＳＩ（符号間干渉）を抑制するために、抵抗性回路が採用されることがある。
【０００３】
しかしながら、レベルシフト回路は、抵抗性回路によって、貫通電流が流れて消費電力が増大してしまうという問題がある
【先行技術文献】
【特許文献】
【０００４】
特開２０２２－８８９９７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、ＩＳＩを低減すると共に、消費電力を削減することができる半導体集積回路、インタフェース装置及びメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体集積回路は、第１電圧の差動の第１信号を第２電圧の第２信号に変換して出力する半導体集積回路であって、前記第１電圧は前記第２電圧より低く、前記第１電圧に基づいて動作し、前記第１信号に基づく差動の第３信号を生成する第１回路部と、前記第２電圧に基づいて動作し、前記第３信号から前記第２信号を生成する第２回路部と、を具備し、前記第２回路部は、前記第１回路部から前記第２回路部に前記第３信号を伝送する第１の信号線及び第２の信号線と、前記第１の信号線に接続される第１端子及び前記第２の信号線に接続される第２端子を有する第３回路と、を含み、前記第３回路は、導通時に第１抵抗値の抵抗として機能する第１抵抗回路と、導通時に第２抵抗値の抵抗として機能する第２抵抗回路とを有し、前記第１抵抗値は前記第２抵抗値より大きく、前記第１抵抗回路及び前記第２抵抗回路は、前記第１端子と前記第２端子との間に並列に接続され、それぞれ導通、非導通の状態がスイッチング制御可能である。
【図面の簡単な説明】
【０００７】
第１の実施形態に係る半導体集積回路を備えるメモリシステムを含むストレージシステムを示すブロック図。
本実施形態に係る半導体集積回路を備えるレベルシフト回路の比較例１を示す回路図。
比較例１における信号及びノードの波形を示すタイミングチャート。
本実施形態に係る半導体集積回路を備えるレベルシフト回路の比較例２を示す回路図。
比較例２における信号及びノードの波形を示すタイミングチャート。
第１の実施形態に係る半導体集積回路を示す回路図。
可変抵抗性スイッチ回路の回路構成の一例を示すブロック図。
可変抵抗性スイッチ回路の他の例を示す回路図。
第１の実施形態の動作を説明するためのタイミングチャート。
可変抵抗性スイッチ回路の変形例１を示す回路図。
変形例１の動作を説明するためのタイミングチャート。
可変抵抗性スイッチ回路の変形例２を示す回路図。
変形例２の動作を説明するためのタイミングチャート。
第２の実施形態に係る半導体集積回路を示す回路図。
第３の実施形態に係る半導体集積回路を示す回路図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態について詳細に説明する。
【０００９】
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路を備えるメモリシステムを含むストレージシステムを示すブロック図である。
【００１０】
本実施形態に係る半導体集積回路は、入力信号のレベルをシフト（すなわち変更）した出力信号を生成するレベルシフト回路に備えられる。本実施形態に係る半導体集積回路は、可変抵抗性スイッチ回路を備えると共に、この可変抵抗性スイッチ回路の抵抗値をレベルシフト回路の動作・非動作等に応じて変更する。これによって、本実施形態に係る半導体集積回路は、ＩＳＩを低減すると共に、消費電力を削減することができるレベルシフト回路を構成することを可能にする。
（【００１１】以降は省略されています）

関連特許