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公開番号2024087408
公報種別公開特許公報(A)
公開日2024-07-01
出願番号2022202224
出願日2022-12-19
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類G06F 12/00 20060101AFI20240624BHJP(計算;計数)
要約【課題】PLP動作時の消費電力量を抑制したメモリシステムを提供すること。
【解決手段】メモリコントローラは、エリア単位のアロケートからエリア単位に格納されたデータ単位に対するデータイン動作の完了までの期間のうちから設定される第1タイミングにおいて、バッファエリアの使用量が第1しきい値よりも少ない第1状態の場合には、データ単位に対するデータイン動作の完了に応じてエリア単位をデアロケートし、第1タイミングにおいて、バッファエリアの使用量が第1しきい値より大きい第2しきい値より多い第2状態の場合には、データ単位に対するプログラム動作の完了に応じてエリア単位をデアロケートする。
【選択図】図13
特許請求の範囲【請求項１】
ホストに接続可能なメモリシステムであって、
複数のメモリセルを含むメモリセルアレイを有する不揮発性の第１メモリと、
揮発性の第２メモリと、
前記ホストからライト要求を受信した場合、
前記第２メモリのバッファエリアにエリア単位をアロケートし、
前記ライト要求によって前記第１メモリへのライトが要求されたデータ単位を前記エリア単位に格納し、
前記第１メモリに前記データ単位を転送するデータイン動作と、前記データイン動作によって前記第１メモリに入力された前記データ単位を前記メモリセルアレイにライトするプログラム動作と、を含む、前記データ単位に対するライト動作を実行する、
ように構成されたメモリコントローラと、を備え、
前記メモリコントローラは、さらに、
前記エリア単位のアロケートから前記エリア単位に格納された前記データ単位に対する前記データイン動作の完了までの期間のうちから設定される第１タイミングにおいて、前記バッファエリアの使用量が第１しきい値よりも少ない第１状態の場合には、前記データ単位に対する前記データイン動作の完了に応じて前記エリア単位をデアロケートし、
前記第１タイミングにおいて、前記バッファエリアの使用量が前記第１しきい値より大きい第２しきい値より多い第２状態の場合には、前記データ単位に対する前記プログラム動作の完了に応じて前記エリア単位をデアロケートする、
ように構成された、
メモリシステム。
続きを表示（約 1,700 文字）【請求項２】
電気エネルギーを蓄えるように構成された蓄電装置をさらに備え、
前記メモリコントローラは、さらに、
電源断が検知された後、前記蓄電装置に蓄えられた前記電気エネルギーによって動作し
前記データ単位に対する前記データイン動作を完了する第２タイミングが、電源断の検知の後であれば、前記データ単位に対する前記プログラム動作においてメモリセル当たりに第１の数のビット数を有するデータをライトする第１プログラム動作を実行し、
前記第２タイミングが電源断の検知の前であれば、前記データ単位に対する前記プログラム動作においてメモリセル当たりに前記第１の数より大きい第２の数のビット数を有するデータをライトする第２プログラム動作を実行する、
ように構成された、
請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、さらに、
電源断が検知された後、
前記データ単位に対する前記第２プログラム動作が実行中であり、かつ前記データ単位が格納されていた前記エリア単位がデアロケート済みであれば、前記データ単位に対する前記第２プログラム動作を完了まで継続し、
前記データ単位に対する前記第２プログラム動作が実行中であり、かつ前記データ単位が格納されていた前記エリア単位がまだデアロケートされていなければ、前記データ単位の前記第２プログラム動作を中止し、前記まだデアロケートされていないエリア単位に格納されている前記データ単位を前記第１プログラム動作によって前記第１メモリにライトする、
ように構成された、
請求項２に記載のメモリシステム。
【請求項４】
前記メモリコントローラは、さらに
前記第１状態においては前記ホストから前記メモリコントローラへのデータの転送速度を制限せず、
前記第２状態においては前記ホストから前記メモリコントローラへのデータの転送速度を制限する、
ように構成された、
請求項１に記載のメモリシステム。
【請求項５】
前記第１状態は、前記バッファエリアの使用量が前記第１しきい値を下回ってから前記第２しきい値を超えるまでの前記バッファエリアの使用量の状態であり、
前記第２状態は、前記バッファエリアの使用量が前記第２しきい値を超えてから前記第１しきい値を下回るまでの前記バッファエリアの使用量の状態である、
請求項１に記載のメモリシステム。
【請求項６】
前記第２メモリは、第３メモリと、前記第３メモリよりも動作が低速で容量が大きい第４メモリと、を含み、
前記バッファエリアは、前記第３メモリに設けられる第１バッファエリアと、前記第４メモリに設けられる第２バッファエリアと、を含み、
前記第２しきい値は前記第１バッファエリアの容量と等しく、
前記メモリコントローラは、
前記第１バッファエリアに前記エリア単位のアロケートが可能なエリアがある場合には前記第１バッファエリアに前記エリア単位をアロケートし、
前記第１バッファエリアに前記エリア単位のアロケートが可能なエリアがない場合には前記第２バッファエリアに前記エリア単位をアロケートする、
ように構成された、
請求項１に記載のメモリシステム。
【請求項７】
前記第１タイミングは、前記データ単位に対する前記データイン動作が完了されたタイミングである、
請求項１から請求項６の何れか一項に記載のメモリシステム。
【請求項８】
前記第１タイミングは、前記エリア単位がアロケートされたタイミングである、
請求項１から請求項６の何れか一項に記載のメモリシステム。
【請求項９】
前記第１タイミングは、前記エリア単位がアロケートされたタイミングと、前記データ単位に対する前記データイン動作が完了されたタイミングと、を含む、
請求項１から請求項６の何れか一項に記載のメモリシステム。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、メモリシステムに関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
従来、不揮発性メモリと揮発性メモリとを備えるメモリシステムが知られている。不揮発性メモリは、ストレージとして機能する。揮発性メモリは、不揮発性メモリに書き込まれる予定のデータのバッファとして使用される。
【０００３】
メモリシステムは、キャパシタを有している場合がある。メモリシステムは、電源断（Power Loss）を検知した場合、揮発性メモリに格納されているデータを、キャパシタに蓄えられた電気エネルギーを用いて不揮発性メモリに書き込む。これによって、揮発性メモリに格納されたデータは、不揮発性メモリに退避（save）され、その結果、そのデータがメモリシステムから失われることが防止される。このような機能は、ＰＬＰ（Power Loss Protection）機能として知られている。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２０２２／０１４７４４４号明細書
米国特許出願公開第２０２２／０２９１８５７号明細書
米国特許第１０３４６０７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、ＰＬＰ動作時の消費電力量を抑制したメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、メモリシステムはホストに接続可能である。メモリシステムは、不揮発性の第１メモリと、揮発性の第２メモリと、メモリコントローラと、を備える。第１メモリは、複数のメモリセルを含むメモリセルアレイを有する。メモリコントローラは、第２メモリのバッファエリアにエリア単位をアロケートし、ライト要求によって第１メモリへのライトが要求されたデータ単位をエリア単位に格納し、第１メモリにデータ単位を転送するデータイン動作と、データイン動作によって第１メモリに入力されたデータ単位をメモリセルアレイにライトするプログラム動作と、を含む、データ単位に対するライト動作を実行する。メモリコントローラは、さらに、エリア単位のアロケートからエリア単位に格納されたデータ単位に対するデータイン動作の完了までの期間のうちから設定される第１タイミングにおいて、バッファエリアの使用量が第１しきい値よりも少ない第１状態の場合には、データ単位に対するデータイン動作の完了に応じてエリア単位をデアロケートし、第１タイミングにおいて、バッファエリアの使用量が第１しきい値より大きい第２しきい値より多い第２状態の場合には、データ単位に対するプログラム動作の完了に応じてエリア単位をデアロケートする。
【図面の簡単な説明】
【０００７】
実施形態にかかるメモリシステムの構成の一例を示す模式的な図。
実施形態のメモリチップの構成の一例を示す模式的な図。
実施形態のブロックの回路構成を示す模式的な図。
ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、ＱＬＣモードのそれぞれのケースにおける実施形態の区分を説明する図。
実施形態のメモリコントローラの機能構成の一例を示す模式的な図。
実施形態のバッファ使用量の変化の一例と、バッファ使用量に応じたホスト転送速度の制御の一例と、を説明するための図。
実施形態の第１デアロケート制御を説明するための模式的な図。
実施形態の第２デアロケート制御を説明するための模式的な図。
バッファ使用量の状態を判定する実施形態の動作の一例を示すフローチャート。
実施形態のメモリシステムがホストからライト要求を受信した際の動作の一例を示すフローチャート。
実施形態のメモリシステムの、電源断が検知されていない期間におけるＮＡＮＤメモリへのライト動作の一例を示すフローチャート。
実施形態のメモリシステムの、電源断が検知されたときのＮＡＮＤメモリへのライト動作の一例を示すフローチャート。
実施形態のメモリシステムの制御の一例を示す模式的な図である。
実施形態の変形例１のメモリコントローラの機能構成の一例を示す模式的な図。
実施形態の変形例１のメモリシステムがホストからライト要求を受信した際の動作の一例を示すフローチャート。
実施形態の変形例１のメモリシステムの、電源断が検知されていない期間におけるＮＡＮＤメモリへのライト動作の一例を示すフローチャート。
実施形態の変形例２のメモリシステムの、電源断が検知されていない期間におけるＮＡＮＤメモリへのライト動作の一例を示すフローチャート。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
（実施形態）
図１は、実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。図１に示されるように、メモリシステム１は、ホスト２と所定の通信インタフェースで接続され得る。ホスト２は、例えばプロセッサ、パーソナルコンピュータ、携帯情報端末、またはサーバである。メモリシステム１は、ホスト２から種々の要求を受け付けることができる。種々の要求は、ライト要求またはリード要求などを含む。メモリシステム１は、外部電源３に接続された場合、外部電源３からの電力の供給を受ける。外部電源３はホスト２に内蔵されていてもよい。
【００１０】
メモリシステム１は、メモリコントローラ１１と、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）１２と、ＤＲＡＭ（Dynamic Random Access Memory）１３と、電源ＩＣ（Power Management Integrated Circuit）１４と、蓄電装置１５と、を備える。
（【００１１】以降は省略されています）

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