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公開番号2024071135
公報種別公開特許公報(A)
公開日2024-05-24
出願番号2022181925
出願日2022-11-14
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H01L 25/00 20060101AFI20240517BHJP(基本的電気素子)
要約【課題】半導体チップの保護膜にクラックが発生することを防止しつつ、電源インピーダンスを低減する。
【解決手段】
半導体装置1は、第1端子T1を有する基材11と、第1端子T1と電気的に接続された第1電極パッドP1、電源電位に接続される第2電極パッドP2、および基準電位に接続される第3電極パッドP3を有し、第1部材を介して基材11上に搭載された半導体チップ12と、第2部材を介して半導体チップ12上に搭載された、第1電極および第2電極を有するチップコンデンサと、第1電極パッドP1と第1端子T1とを互いに、かつ、電気的に接続する第1ワイヤ14と、基材11を経由することなく、第2電極パッドP2と第1電極131とを互いに、かつ、電気的に接続する第2ワイヤ15と、基材11を経由することなく、第3電極パッドP3と第2電極132とを互いに、かつ、電気的に接続する第3ワイヤ16と、を備える。
【選択図】図2
特許請求の範囲【請求項1】
第1端子を有する基材と、
前記第1端子と電気的に接続された第1電極パッド、電源電位が供給される第2電極パッド、および基準電位が供給される第3電極パッドを有し、第1部材を介して前記基材上に搭載された半導体チップと、
第1電極および第2電極を有し、第2部材を介して前記半導体チップ上に搭載されたチップコンデンサと、
前記第1電極パッドと前記第1端子とを互いに、かつ、電気的に接続する第1ワイヤと、
前記基材を経由することなく、前記第2電極パッドと前記第1電極とを互いに、かつ、電気的に接続する第2ワイヤと、
前記基材を経由することなく、前記第3電極パッドと前記第2電極とを互いに、かつ、電気的に接続する第3ワイヤと、
前記半導体チップ、前記チップコンデンサ、前記第1ワイヤ、前記第2ワイヤ、および前記第3ワイヤを封止する樹脂封止体と
を備え、
前記第2ワイヤおよび前記第3ワイヤのそれぞれの長さは、前記第1ワイヤの長さよりも短い、半導体装置。
続きを表示(約 1,100 文字)【請求項2】
前記半導体装置は、DRAMチップおよび前記DRAMチップを制御するロジックチップを含み、
前記DRAMチップおよび前記ロジックチップの少なくともいずれかは、その表面上に前記チップコンデンサが搭載された前記半導体チップとして備えられる、
請求項1に記載の半導体装置。
【請求項3】
前記DRAMチップおよび前記ロジックチップの両方が、その表面上に前記チップコンデンサが搭載された前記半導体チップとして備えられる、
請求項2に記載の半導体装置。
【請求項4】
前記ロジックチップは、その表面上に前記チップコンデンサが搭載された前記半導体チップとして備えられ、
前記ロジックチップ上に搭載された前記チップコンデンサが、前記ロジックチップから見た高周波域の電源インピーダンスを低減し、
前記基材上に搭載されたチップコンデンサが、前記ロジックチップから見た低周波域の電源インピーダンスを低減する、
請求項2に記載の半導体装置。
【請求項5】
前記DRAMチップおよび前記ロジックチップのうち一方の半導体チップが、他方の半導体チップ上に積み上げられ、
前記一方の半導体チップは、その表面上に前記チップコンデンサが搭載された前記半導体チップとして備えられ、
前記他方の半導体チップは、前記基材上に搭載されたチップコンデンサに接続される、
請求項2に記載の半導体装置。
【請求項6】
積み上げられた複数のDRAMチップを備え、
DRAMチップごとに前記チップコンデンサが搭載される、
請求項2に記載の半導体装置。
【請求項7】
平面視において、前記第1電極パッド、前記第2電極パッドおよび前記第3電極パッドを有する複数の電極パッドが、前記半導体チップの各辺に沿って、かつ、複数列に亘って配置されており、
前記第2電極パッドおよび第3電極パッドのそれぞれは、前記複数列のうちの最も内側の列に配置されている、
請求項1に記載の半導体装置。
【請求項8】
前記DRAMチップのデータ転送速度は、2000Mbps以上である、
請求項2に記載の半導体装置。
【請求項9】
前記第2部材は、ダイアタッチフィルムである、
請求項1に記載の半導体装置。
【請求項10】
前記電源電位は、前記基材を経由することなく、前記チップコンデンサから前記半導体チップに供給され、
前記基準電位は、前記基材を経由することなく、前記チップコンデンサから前記半導体チップに供給される、請求項1に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は半導体装置に関する。
続きを表示(約 2,100 文字)【背景技術】
【0002】
特許文献1および特許文献2は、半導体チップの主面、つまり電極パッド形成面上にチップコンデンサを搭載した半導体装置を開示している。チップコンデンサは電源電位と基準電位の間に設けられ、バイパスコンデンサとして動作する。
【先行技術文献】
【特許文献】
【0003】
特開2002-184933号公報
特開2011-124604号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の高速化に伴い、電源のターゲットインピーダンス(電源インピーダンスとも言う)を小さくする必要性が増加している。例えば、DDR4 SDRAM(Double Data Rate4 Synchronous Dynamic Random Access Memory)では、データ転送速度が2000Mbps(Megabits Per Second)以上になることがあり、電源インピーダンスを低減する必要性が高い。本願の発明者は、特許文献1および特許文献2のように、電源電位用配線と基準電位用配線とを繋ぐバイパスコンデンサを半導体チップ上に配置し、電源インピーダンスを小さくする方法について検討した。
【0005】
検討の結果、特許文献1の図1のようにバイパスコンデンサを半導体チップ上に直接はんだ付けする場合、半田材をリフローする工程で半導体チップの主面を覆う保護膜(パッシベーション膜とも言う)にクラックが生じる恐れがあることがわかった。また、特許文献2の図21(b)のようにバイパスコンデンサを基材(例:配線基板)に接続する場合、電源端子とバイパスコンデンサとの距離が長く、電源インピーダンスを低減する効果が不十分であることがわかった。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、
第1端子を有する基材と、
前記第1端子と接続された第1電極パッド、電源電位が供給される第2電極パッド、および基準電位が供給される第3電極パッドを有し、第1部材を介して前記基材上に搭載された半導体チップと、
第1電極および第2電極を有し、第2部材を介して前記半導体チップ上に搭載されたチップコンデンサと、
前記第1電極パッドと前記第1端子とを互いに、かつ、電気的に接続する第1ワイヤと、
前記基材を経由することなく、前記第2電極パッドと前記第1電極とを互いに、かつ、電気的に接続する第2ワイヤと、
前記基材を経由することなく、前記第3電極パッドと前記第2電極とを互いに、かつ、電気的に接続する第3ワイヤと、
前記半導体チップ、前記チップコンデンサ、前記第1ワイヤ、前記第2ワイヤ、および前記第3ワイヤを封止する樹脂封止体と
を備え、
前記第2ワイヤおよび前記第3ワイヤのそれぞれの長さは、前記第1ワイヤの長さよりも短い。
【発明の効果】
【0008】
前記一実施の形態によれば、半導体チップの保護膜にクラックが生じることを防ぎつつ、電源インピーダンスを低減できる。
【図面の簡単な説明】
【0009】
実施形態1にかかる半導体装置の上面図である。
図1のA-A’断面を模式的に示す概念図である。
関連する半導体装置の製造方法を説明する図である。
実施形態1にかかる半導体装置の製造方法を説明する図である。
実施形態2にかかる半導体装置の回路構成を説明する図である。
実施形態2にかかる半導体装置の上面図である。
図6のB-B’断面を模式的に示す概念図である。
実施形態2の変形例を説明する図である。
実施形態2の変形例を説明する図である。
実施形態3にかかる半導体装置を説明する図である。
各実施形態の変形例を説明する図である。
【発明を実施するための形態】
【0010】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、CPU、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
(【0011】以降は省略されています)

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