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公開番号2024070605
公報種別公開特許公報(A)
公開日2024-05-23
出願番号2022181201
出願日2022-11-11
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H01L 29/78 20060101AFI20240516BHJP(基本的電気素子)
要約【課題】ダイオードのVFを低減することが可能なRC-IGBTを備える半導体装置を提供すること。
【解決手段】本開示に係る半導体装置は、第1面101と、第1面とは反対側である第2面102とを有する半導体基板100と、半導体基板に形成されるダイオードとを備え、ダイオードは、第1面側に第1導電型のドリフト層123と、ドリフト層上に第1導電型とは反対の導電型である第2導電型のアノード層110と、トレンチ112とを備え、第1面を基準とした時、アノード層の底面は、トレンチの底面よりも深い領域に位置するものである。
【選択図】図1
特許請求の範囲【請求項１】
第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、
前記半導体基板に形成されるダイオードと、を備え、
前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、トレンチと、を備え、
前記第１面を基準とした時、前記アノード層の底面は、前記トレンチの底面よりも深い領域に位置する
半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記ドリフト層と前記アノード層との間にｐｎ接合部が形成され、
前記トレンチは、前記ｐｎ接合部を突き抜けない構造を有する
請求項１に記載の半導体装置。
【請求項３】
ライフタイムキラーは、前記ｐｎ接合部に導入される
請求項２に記載の半導体装置。
【請求項４】
前記ダイオードは、さらに前記トレンチと隣接する第２トレンチと、
前記半導体基板の断面視において、前記トレンチと前記第２トレンチとの間にある前記第２導電型のボディ層と、を備え、
前記ボディ層は、コンタクトホールを介して前記ダイオードのアノード電極と接続する
請求項１に記載の半導体装置。
【請求項５】
前記アノード層は、前記コンタクトホールが形成されていない領域において、キャリアを蓄積する機能を有する
請求項４に記載の半導体装置。
【請求項６】
前記コンタクトホールは、前記トレンチ及び前記第２トレンチと重畳する領域を有し、
前記トレンチ及び前記第２トレンチのトレンチ電極は、前記コンタクトホールを介して前記アノード電極と接続する
請求項４に記載の半導体装置。
【請求項７】
第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、
前記半導体基板に形成されるダイオードと、を備え、
前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、第１トレンチ及び第２トレンチと、を備え、
前記第１面を基準とした時、前記アノード層の底面は、前記第１トレンチの底面よりも深い領域に位置し、
前記第２トレンチのトレンチ電極は、前記第１トレンチのトレンチ電極とは独立して電圧を印加する動作を行う
半導体装置。
【請求項８】
前記ドリフト層と前記アノード層との間にｐｎ接合部が形成され、
前記第１トレンチは、前記ｐｎ接合部を突き抜けない構造を有する
請求項７に記載の半導体装置。
【請求項９】
ライフタイムキラーは、前記ｐｎ接合部に導入される
請求項８に記載の半導体装置。
【請求項１０】
さらに前記ダイオードは、前記半導体基板の断面視において、前記第１トレンチと前記第２トレンチとの間にある前記第２導電型のボディ層を備え、
前記ボディ層及び前記第１トレンチの前記トレンチ電極は、コンタクトホールを介して前記ダイオードのアノード電極と接続する
請求項７に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関し、特に絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）を備える半導体装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
特許文献１には、絶縁ゲート型バイポーラトランジスタと還流ダイオード（ＦＷＤ：ＦｒｅｅＷｈｅｅｌｉｎｇＤｉｏｄｅ）を１チップ化した逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ－ＣｏｎｄｕｃｔｉｎｇＩＧＢＴ）が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１９２７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＲＣ－ＩＧＢＴは、ＦＷＤをＩＧＢＴチップの中に組み込んだものであり、半導体装置に含まれる素子の低損失化及び小型化のメリットがある。一方、ＦＷＤのリカバリー損失（Ｅｒｒ）や順方向降下電圧（ＶＦ）の悪化など、ＦＷＤの性能面には多くの課題が残されている。
【０００５】
これらの損失や悪化を抑制するためには、局所的なライフタイムキラーの導入が考えられ、アノード層の下に導入することが理想的であると考えられる。
【０００６】
特許文献１には、ＲＣ－ＩＧＢＴが開示されているが、ＦＷＤ領域において、アノード層がトレンチよりも浅く形成されている。このことから、トレンチのボトム部への電界強度が増えることによる破壊耐性や信頼性への影響、さらに、ライフタイムキラーの導入によるトレンチ酸化膜へのダメージが懸念される。
【０００７】
これらに加えて、プロセスコストの高いＩＧＢＴ領域に、低コストのプロセスであるＦＷＤを形成するため、コスト面でのメリットを出すためには、チップの電力高密度化（チップシュリンク）が重要となる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本開示に係る半導体装置は、第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、前記半導体基板に形成されるダイオードとを備え、前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、トレンチとを備え、前記第１面を基準とした時、前記アノード層の底面は、前記トレンチの底面よりも深い領域に位置するものである。
【００１０】
本開示に係る半導体装置は、第１面と、前記第１面とは反対側である第２面とを有する半導体基板と、前記半導体基板に形成されるダイオードとを備え、前記ダイオードは、前記第１面側に第１導電型のドリフト層と、前記ドリフト層上に前記第１導電型とは反対の導電型である第２導電型のアノード層と、第１トレンチ及び第２トレンチとを備え、前記第１面を基準とした時、前記アノード層の底面は、前記第１トレンチの底面よりも深い領域に位置し、前記第２トレンチのトレンチ電極は、前記第１トレンチのトレンチ電極とは独立して電圧を印加する動作を行うものである。
（【００１１】以降は省略されています）

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