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公開番号2024056734
公報種別公開特許公報(A)
公開日2024-04-23
出願番号2024009484,2022552600
出願日2024-01-25,2020-09-03
発明の名称適応型重みマッピング及び分散電力を有する実質的に一定のアレイソースインピーダンスを有する人工ニューラルネットワーク内のアナログニューラルメモリアレイ
出願人シリコンストーリッジテクノロージーインコーポレイテッド,SILICON STORAGE TECHNOLOGY, INC.
代理人弁理士法人英知国際特許商標事務所
主分類G06G 7/60 20060101AFI20240416BHJP(計算;計数)
要約【課題】アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去及び読み出しできるようにビット線を構成する。
【解決手段】VMMシステム1900において、メモリアレイ内の各メモリセル1901は、そのセル1901が動作されているときに、ほぼ一定のソースインピーダンスを有する。特定の実施形態では、電力消費は、セル1901が読み出されているときに、アレイ内のビット線からビット線まで実質的に一定である。特定の実施形態では、重みマッピングは、電力及びノイズにおける最適な性能のために適応的に実行される。
【選択図】図19A
特許請求の範囲【請求項１】
アナログニューラルメモリシステムであって、
不揮発性メモリセルのアレイであって、前記セルは、行及び列に配置され、セルの第１の複数の列内のセルの各列は、複数のビット線内の異なるビット線に接続され、セルの第２の複数の列内のセルの各列は、複数のダミービット線内の異なるダミービット線に接続されている、不揮発性メモリセルのアレイと、
前記アレイの第１の端部に配置されたダミービット線スイッチのセットであって、前記ダミービット線スイッチのセットの各々は、前記複数のダミービット線内の前記ダミービット線のうちの１つに結合されている、ダミービット線スイッチのセットと、
前記アレイの前記第１の端部の反対側の前記アレイの第２の端部に配置されたビット線スイッチのセットであって、前記ビット線スイッチのセットの各々は、前記複数のビット線内の前記ビット線のうちの１つに結合されている、ビット線スイッチのセットと、を備える、アナログニューラルメモリシステム。
続きを表示（約 730 文字）【請求項２】
前記ビット線スイッチのセットの各々は、前記結合されたダミービット線を接地に引っ張るように構成されている、請求項１に記載のシステム。
【請求項３】
前記複数のビット線に取り付けられたセルが、読み出し動作のために選択されるとき、アレイビット線相互接続インピーダンスは、実質的に一定のままである、請求項２に記載のシステム。
【請求項４】
ビット線トランジスタの第１のセットにおける前記ビット線トランジスタのうちの２つ以上は、共通の接地に接続されている、請求項１に記載のシステム。
【請求項５】
前記ビット線のうちの２つ以上は、互いに結合されている、請求項１に記載のシステム。
【請求項６】
前記複数のビット線に取り付けられたセルが、読み出し動作のために選択されるとき、アレイビット線相互接続インピーダンスは、実質的に一定のままである、請求項１に記載のシステム。
【請求項７】
前記ビット線トランジスタの第２のセットは、感知回路、合算器、又はアナログ－デジタル変換器回路のうちの１つ以上に結合する、請求項１に記載のシステム。
【請求項８】
前記アレイ内の前記不揮発性メモリセルは、スプリットゲートフラッシュメモリセルである、請求項１に記載のシステム。
【請求項９】
前記アレイ内の前記不揮発性メモリセルは、積層ゲートフラッシュメモリセルである、請求項１に記載のシステム。
【請求項１０】
１つ以上のビット線からの出力を合算するための合算器を更に備える、請求項１に記載のシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、２０２０年３月５日に出願され「ＡｎａｌｏｇＮｅｕｒａｌＭｅｍｏｒｙＡｒｒａｙｉｎＡｒｔｉｆｉｃｉａｌＮｅｕｒａｌＮｅｔｗｏｒｋＷｉｔｈＡｃｃｕｒａｔｅＡｒｒａｙＳｏｕｒｃｅＩｍｐｅｄａｎｃｅＷｉｔｈＡｄａｐｔｉｖｅＷｅｉｇｈｔＭａｐｐｉｎｇａｎｄＤｉｓｔｒｉｂｕｔｅｄＰｏｗｅｒ」と題する米国特許仮出願第６２／９８５，８２６号、及び、２０２０年８月６日に出願され「ＡｎａｌｏｇＮｅｕｒａｌＭｅｍｏｒｙＡｒｒａｙｉｎＡｒｔｉｆｉｃｉａｌＮｅｕｒａｌＮｅｔｗｏｒｋｗｉｔｈＳｕｂｓｔａｎｔｉａｌｌｙＣｏｎｓｔａｎｔＡｒｒａｙＳｏｕｒｃｅＩｍｐｅｄａｎｃｅｗｉｔｈＡｄａｐｔｉｖｅＷｅｉｇｈｔＭａｐｐｉｎｇａｎｄＤｉｓｔｒｉｂｕｔｅｄＰｏｗｅｒ」と題する米国特許出願第１６／９８６，８１２号の優先権を主張する。
続きを表示（約 2,800 文字）【０００２】
（発明の分野）
アナログニューラルメモリアレイの多数の実施形態が、開示されている。特定の実施形態では、アレイ内の各メモリセルは、そのセルが動作されているときに、ほぼ一定のソースインピーダンスを有する。特定の実施形態では、電力消費は、セルが読み出されるときに、アレイ内のビット線からビット線まで実質的に一定である。特定の実施形態では、重みマッピングは、電力及びノイズにおける最適な性能のために適応的に実行される。
【背景技術】
【０００３】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【０００４】
図１は、人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表わす。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、人工ニューラルネットワークは入力に適応し、学習可能になる。典型的には、人工ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
【０００５】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用人工ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【０００６】
出願人は以前に、参照により組み込まれる米国特許公開第２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。本明細書で使用される場合、ニューロモーフィックという用語は、神経システムのモデルを実装する回路を意味する。アナログニューロモーフィックメモリは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲート上の多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で配置されるメモリセルのアレイは、ベクトル行列乗算（vector by matrix multiplication、ＶＭＭ）アレイと称され得る。
【０００７】
ここで、ＶＭＭで使用することができる異なる不揮発性メモリセルの例を考察する。
＜＜不揮発性メモリセル＞＞
【０００８】
様々な種類の既知の不揮発性メモリセルをＶＭＭアレイに使用することができる。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種であるスプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
【０００９】
ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラー・ノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。
【００１０】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４（ソース線端子）に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、エネルギーを与えられる（発熱する）。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
（【００１１】以降は省略されています）

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