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公開番号2023079253
公報種別公開特許公報(A)
公開日2023-06-08
出願番号2021192624
出願日2021-11-29
発明の名称積層セラミック電子部品
出願人太陽誘電株式会社
代理人個人
主分類H01G 4/30 20060101AFI20230601BHJP(基本的電気素子)
要約【課題】クラックの発生を抑制可能な高背型の積層セラミックコンデンサを提供する。
【解決手段】積層セラミック電子部品は、セラミック素体を具備する。上記セラミック素体は、第1軸方向に積層された複数の内部電極を有する電極積層部と、上記電極積層部を上記第1軸方向の両側から被覆する一対のカバー部と、上記第1軸と直交する第2軸に垂直であり、上記複数の内部電極の上記第2軸方向の端部が上記第2軸方向に0.5μm以内に揃って位置する一対の被覆面と、を有する積層体と、上記一対の被覆面を被覆し、上記第1軸方向の両端部のポア率が3%以上である一対のサイドマージン部と、を備える。上記セラミック素体では、上記第1軸方向の寸法が上記第2軸方向の寸法の1.5倍以上であり、かつ上記第1軸及び上記第2軸と直交する第3軸方向の中央部における上記第3軸に垂直な断面全体に占める上記電極積層部の面積の割合が80%以上である。
【選択図】図3
特許請求の範囲【請求項１】
第１軸方向に積層された複数の内部電極を有する電極積層部と、前記電極積層部を前記第１軸方向の両側から被覆する一対のカバー部と、前記第１軸と直交する第２軸に垂直であり、前記複数の内部電極の前記第２軸方向の端部が前記第２軸方向に０．５μｍ以内に揃って位置する一対の被覆面と、を有する積層体と、前記一対の被覆面を被覆し、前記第１軸方向の両端部のポア率が３％以上である一対のサイドマージン部と、を備えるセラミック素体を具備し、
前記セラミック素体では、前記第１軸方向の寸法が前記第２軸方向の寸法の１．５倍以上であり、かつ前記第１軸及び前記第２軸と直交する第３軸方向の中央部における前記第３軸に垂直な断面全体に占める前記電極積層部の面積の割合が８０％以上である
積層セラミック電子部品。
続きを表示（約 330 文字）【請求項２】
請求項１に記載の積層セラミック電子部品であって、
前記電極積層部の前記第１軸方向の寸法に対する前記複数の内部電極の層数の割合が８００層／ｍｍ以上である
積層セラミック電子部品。
【請求項３】
請求項１又は２に記載の積層セラミック電子部品であって、
前記一対のサイドマージン部ではそれぞれ、前記第１軸方向の中央部のポア率が前記第１軸方向の両端部のポア率よりも低い
積層セラミック電子部品。
【請求項４】
請求項３に記載の積層セラミック電子部品であって、
前記一対のサイドマージン部ではそれぞれ、前記第１軸方向の中央部のポア率が３％未満である
積層セラミック電子部品。

発明の詳細な説明【技術分野】
【０００１】
本発明は、高背型の積層セラミック電子部品に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
近年、携帯情報端末などの電子機器の高機能化及び小型化がますます進んできている。これに伴い、このような電子機器において蓄電やノイズ除去のために用いられる積層セラミックコンデンサには、実装面に占める実装スペースの拡大を伴わずに静電容量を増大させることが可能な技術が求められている。
【０００３】
これに対し、積層セラミックコンデンサを構成するセラミック素体において、内部電極が積層された電極積層部の周囲を被覆するマージン部の厚みを小さくすることで、その分だけ電極積層部を拡張することができる。これにより、積層セラミックコンデンサでは、大型化を伴わずに大容量化を図ることができる。
【０００４】
一例として、電極積層部を横方向から被覆するサイドマージン部の厚みを小さくすることが可能な技術が知られている（例えば、特許文献１参照）。この技術では、均一な厚みのサイドマージン部を後付けすることによって、厚みの小さいサイドマージン部によっても内部電極を的確に保護することが可能となる。
【０００５】
また、セラミック素体における内部電極の積層数を増大させた高背型の積層セラミックコンデンサが知られている（例えば、特許文献２参照）。このような積層セラミックコンデンサでは、実装面上の高さが大きくなるものの、各内部電極の面積を維持することで実装面に占める実装スペースは小さく留めることができる。
【先行技術文献】
【特許文献】
【０００６】
特開２０１２－２０９５３９号公報
特開２０２０－０３１１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実装スペースを小さく留めつつ大容量化を追求すると、必然的に、セラミック素体に占める電極積層部の割合が大きくなり、つまりマージン部の割合が小さくなっていく。これにより、セラミック素体の焼成時に、電極積層部の収縮挙動が支配的となることで、電極積層部とは異なる収縮挙動のマージン部にクラックが発生しやすくなる。
【０００８】
以上のような事情に鑑み、本発明の目的は、クラックの発生を抑制可能な高背型の積層セラミックコンデンサを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体を具備する。
上記セラミック素体は、第１軸方向に積層された複数の内部電極を有する電極積層部と、上記電極積層部を上記第１軸方向の両側から被覆する一対のカバー部と、上記第１軸と直交する第２軸に垂直であり、上記複数の内部電極の上記第２軸方向の端部が上記第２軸方向に０．５μｍ以内に揃って位置する一対の被覆面と、を有する積層体と、上記一対の被覆面を被覆し、上記第１軸方向の両端部のポア率が３％以上である一対のサイドマージン部と、を備える。
上記セラミック素体では、上記第１軸方向の寸法が上記第２軸方向の寸法の１．５倍以上であり、かつ上記第１軸及び上記第２軸と直交する第３軸方向の中央部における上記第３軸に垂直な断面全体に占める上記電極積層部の面積の割合が８０％以上である。
【００１０】
この構成では、焼成時にクラックが発生しやすいセラミック素体の稜部を構成するサイドマージン部の第１軸方向の両端部のポア率を高める。これにより、電極積層部の割合が大きい高背型の構成の積層セラミック電子部品においても、サイドマージン部におけるクラックの発生を効果的に抑制することができる。
（【００１１】以降は省略されています）

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