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公開番号2024047597
公報種別公開特許公報(A)
公開日2024-04-08
出願番号2022153174
出願日2022-09-27
発明の名称半導体装置
出願人エイブリック株式会社
代理人
主分類H01L 21/822 20060101AFI20240401BHJP(基本的電気素子)
要約【課題】消費電流を抑制することができ、かつ分圧精度を高めることができる分圧回路の提供。
【解決手段】分圧回路100は、入力電圧を分圧する複数の抵抗素子111～113、131、141、151～159と、複数の抵抗素子111～113、131、151～159に接続され、選択的にオンすることにより複数の抵抗素子111～113、131、141、151～159による分圧電圧を調整する複数のスイッチング素子121～124、161～169と、を備え、複数のスイッチング素子121～124、161～169の少なくともいずれかは、酸化物半導体膜161bを用いた薄膜トランジスタである。
【選択図】図2
特許請求の範囲【請求項１】
入力電圧を分圧する複数の抵抗素子と、
前記複数の抵抗素子の少なくともいずれかに接続され、選択的にオンすることにより前記複数の抵抗素子による分圧電圧を調整する複数のスイッチング素子と、
を備え、
前記複数のスイッチング素子の少なくともいずれかは、酸化物半導体膜を用いた薄膜トランジスタであることを特徴とする分圧回路。
続きを表示（約 690 文字）【請求項２】
前記複数の抵抗素子は、第１の抵抗部、第２の抵抗部、第３の抵抗部及び第４の抵抗部に組み込まれ、
前記第１の抵抗部、前記第２の抵抗部及び前記第３の抵抗部は、直列に接続されて前記入力電圧を分圧し、
前記第４の抵抗部は、前記第２の抵抗部に並列に接続され、組み込まれている前記複数の抵抗素子が直列に接続されている請求項１に記載の分圧回路。
【請求項３】
前記第４の抵抗部は、直列に接続されている前記複数の抵抗素子の各ノードに前記複数のスイッチング素子が接続され、前記複数のスイッチング素子を選択的にオンすることにより分圧電圧を出力する請求項２に記載の分圧回路。
【請求項４】
前記分圧回路は、前記複数の抵抗素子と前記複数のスイッチング素子とを電気的に接続する金属配線を更に有し、
前記抵抗素子は、半導体基板の上に設けられた素子分離絶縁層の上に形成され、
前記金属配線は、前記素子分離絶縁層の上面に設けられた層間絶縁層の上に形成され、
前記薄膜トランジスタは、前記金属配線よりも上層に形成されている請求項１に記載の分圧回路。
【請求項５】
前記薄膜トランジスタは、平面視において前記抵抗素子と少なくとも一部が重なる位置に形成されている請求項４に記載の分圧回路。
【請求項６】
前記抵抗素子と前記薄膜トランジスタとを接続する配線の長さが５μｍ以下である請求項５に記載の分圧回路。
【請求項７】
請求項１から６のいずれかに記載の分圧回路を有する半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
たとえば、携帯機器などに使用される二次電池は、過充電又は過放電すると劣化してしまうため、正負の両端子間には電池電圧を監視して電池を保護する半導体装置が接続される場合が多い。このような半導体装置においては、１０ｍＶ以下程度の検出精度が求められており、個体ごとの電圧検出に係るばらつきを無視できない場合がある。
【０００３】
所定の電圧を検出する技術として、基準電圧や被測定電圧を分圧回路により分圧して比較して行うものがあり、その検出精度を高めるために様々な分圧回路が提案されている。
一例として、複数の抵抗素子と複数のスイッチング素子とを組み合せて分圧回路を形成し、複数のスイッチング素子のオンオフ状態の設定により分圧抵抗値のトリミングを行い、電圧検出の精度を高める分圧回路が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
特開平０５－１１０３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの側面では、消費電流を抑制することができ、かつ分圧精度を高めることができる分圧回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態における分圧回路は、
入力電圧を分圧する複数の抵抗素子と、
前記複数の抵抗素子の少なくともいずれかに接続され、選択的にオンすることにより前記複数の抵抗素子による分圧電圧を調整する複数のスイッチング素子と、
を備え、
前記複数のスイッチング素子の少なくともいずれかは、酸化物半導体膜を用いた薄膜トランジスタである。
【発明の効果】
【０００７】
本発明の一つの側面によれば、消費電流を抑制することができ、かつ分圧精度を高めることができる分圧回路を有する半導体装置を提供することを目的とする。
【図面の簡単な説明】
【０００８】
図１は、本実施形態における半導体装置が有する分圧回路を示す回路図である。
図２は、図１に示した分圧回路を示す概略断面図である。
図３Ａは、図２に示した分圧回路の製造方法を示す説明図である。
図３Ｂは、図２に示した分圧回路の製造方法を示す説明図である。
図３Ｃは、図２に示した分圧回路の製造方法を示す説明図である。
図４は、図１に示した分圧回路に接続されている基準電圧発生回路の一例を示す回路図である。
【発明を実施するための形態】
【０００９】
本発明の一実施形態における半導体装置は、特許文献１に記載されているような分圧回路では、スイッチング素子をＭＯＳ（Metal-Oxide-Semiconductor）トランジスタにすると、リーク電流により出力である分圧電圧に誤差が生じてしまうという知見に基づくものである。
具体的には、複数の抵抗素子と複数のＭＯＳトランジスタとを組み合せて分圧抵抗値のトリミングができる分圧回路では、ソースやドレインの寄生ダイオードに流れるリーク電流が抵抗素子に流れて電圧降下が発生してしまい、分圧電圧に誤差が生じてしまう。また、分圧電圧の精度向上を目的として抵抗素子による微小なステップの数を増やすと、これに比例してスイッチング素子の数も増えるためリーク電流による誤差が増大してしまい、特にリーク電流が大きくなる高温においては、分圧電圧の精度向上を妨げていた。
【００１０】
そこで、本発明の一実施態様では、ＭＯＳトランジスタの代わりに酸化物半導体膜を用いた薄膜トランジスタをスイッチング素子とした。酸化物半導体膜を用いた薄膜トランジスタであれば、リーク電流をＭＯＳトランジスタよりも１／１０００レベルで極めて小さくすることができるため、消費電流を抑制することができ、かつ分圧精度を高めることができる。特に、高温においても分圧電圧の精度を十分に高めることができ、基準電圧の誤差を小さくして電圧検出の精度を高めることができる。
（【００１１】以降は省略されています）

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