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公開番号2025177166
公報種別公開特許公報(A)
公開日2025-12-05
出願番号2024083752
出願日2024-05-23
発明の名称半導体装置
出願人富士電機株式会社
代理人インフォート弁理士法人
主分類H01L 25/07 20060101AFI20251128BHJP(基本的電気素子)
要約【課題】半導体装置において、正極端子及び負極端子の実装面積の増加を抑えながら、相互インダクタンスを増大させる。
【解決手段】半導体装置(1)は、半導体素子(10)と、この半導体素子(10)が実装された基板(20)と、この基板(20)の第1方向(D1)に延びる第1辺(20a)側に配置された正極端子(30)及び負極端子(40)とを備える。正極端子(30)及び負極端子(40)のそれぞれは、基板(20)における半導体素子(10)の実装面に交差する方向に延びる立ち上がり部(31,32,41,42)を有し、正極端子(30)の立ち上がり部(31,32)と、負極端子(40)の立ち上がり部(41,42)とは、交互に対向して計3つ以上並んで位置する。
【選択図】図3

特許請求の範囲【請求項１】
半導体素子と、
前記半導体素子が実装された基板と、
前記基板の第１方向に延びる第１辺側に配置された正極端子及び負極端子とを備え、
前記正極端子及び前記負極端子のそれぞれは、前記基板における前記半導体素子の実装面に交差する方向に延びる立ち上がり部を有し、
前記正極端子の前記立ち上がり部と、前記負極端子の前記立ち上がり部とは、交互に対向して計３つ以上並んで位置する
ことを特徴とする半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記正極端子の前記立ち上がり部と、前記負極端子の前記立ち上がり部とは、前記第１方向に並んで位置する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記正極端子の複数の前記立ち上がり部及び前記負極端子の複数の前記立ち上がり部のそれぞれは、前記第１辺側の端部において支持され、前記第１辺に対して第２方向に対向する前記基板の第２辺へ向かって前記第２方向に延びる
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記正極端子の複数の前記立ち上がり部と、前記負極端子の複数の前記立ち上がり部とのうち一方の複数の立ち上がり部は、前記交差する方向における前記基板とは反対側の端部において支持され、他方の複数の立ち上がり部は、前記交差する方向における前記基板側の端部において支持されている
ことを特徴とする請求項２記載の半導体装置。
【請求項５】
２つの前記一方の立ち上がり部は、当該２つの一方の立ち上がり部の前記交差する方向における前記基板とは反対側の端部に位置する支持部分とともにＵ字板形状を成し、
２つの前記他方の立ち上がり部は、当該２つの他方の立ち上がり部の前記交差する方向における前記基板側の端部に位置する支持部分とともにＵ字板形状を成す
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記正極端子及び前記負極端子のうちの一方の端子は、前記基板の第１回路パターンに接合され、
前記正極端子及び前記負極端子のうちの他方の端子は、前記第１回路パターンの前記第１辺側に位置する前記基板の第２回路パターンに接合されている
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記基板の前記第１辺に対して第２方向に対向する前記基板の第２辺側に配置された出力端子を備え、
前記出力端子は、前記第１回路パターンに対して前記第１方向の一方側に位置する前記基板の第３回路パターンと、前記第１回路パターンに対して前記第１方向の他方側に位置する前記基板の第４回路パターンとに接合されている
ことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１回路パターンに実装された複数の前記半導体素子を備え、
前記複数の半導体素子は、前記第３回路パターンに接続された前記半導体素子の数と、前記第４回路パターンに接続された前記半導体素子の数とが同数である
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第３回路パターンの前記第１辺側に位置する前記基板の第５回路パターンに実装された複数の前記半導体素子と、
前記第４回路パターンの前記第１辺側に位置する前記基板の第６回路パターンに実装された複数の前記半導体素子とを備え、
前記第５回路パターンに実装された前記半導体素子の数と、前記第６回路パターンに実装された前記半導体素子の数とが同数である
ことを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記第５回路パターンは、前記第２回路パターンに対して前記第１方向の一方側に位置し、
前記第６回路パターンは、前記第２回路パターンに対して前記第１方向の他方側に位置し、
前記第５回路パターンに実装された前記複数の半導体素子、及び、前記第６回路パターンに実装された前記複数の半導体素子のそれぞれは、前記第２回路パターンに接続されている
ことを特徴とする請求項９記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、正極端子及び負極端子を備える半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、半導体装置は、半導体素子が実装された回路基板を有し、インバータ装置等に利用されている。このような半導体装置において、基板の１辺側に配置された正極端子、負極端子などの、外部導体に接続される主端子が配置される（例えば、特許文献１～４及び非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１３－０９８４２５号公報
特開２０２１－１２０９７５号公報
国際公開第２０２０／１７０５５３号
国際公開第２０１９／１４２８６３号
【非特許文献】
【０００４】
Bodo's Power Systems、2024年3月、p.26-30
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体装置において、サージ電圧の発生を抑制するために、正極端子と負極端子とを上下に重ねて対向面積を増加させることで、スイッチング時の相互インダクタンスを増大させることが考えられる。しかし、正極端子及び負極端子の対向面積が増加すると、実装面積が増加する。そして、正極端子及び負極端子の直下に配線を設けることができないため、基板上のパターンレイアウトの制約になる。
【０００６】
本発明の目的は、正極端子及び負極端子の実装面積の増加を抑えながら、相互インダクタンスを増大させることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
１つの態様では、半導体装置は、半導体素子と、前記半導体素子が実装された基板と、前記基板の第１方向に延びる第１辺側に配置された正極端子及び負極端子とを備え、前記正極端子及び前記負極端子のそれぞれは、前記基板における前記半導体素子の実装面に交差する方向に延びる立ち上がり部を有し、前記正極端子の前記立ち上がり部と、前記負極端子の前記立ち上がり部とは、交互に対向して計３つ以上並んで位置する。
【発明の効果】
【０００８】
前記態様によれば、正極端子及び負極端子の実装面積の増加を抑えながら、相互インダクタンスを増大させることができる。
【図面の簡単な説明】
【０００９】
一実施の形態に係る半導体装置を示す平面図である。
一実施の形態における正極端子及び負極端子を示す平面図である。
一実施の形態における正極端子及び負極端子を示す斜視図である。
一実施の形態における正極端子及び負極端子を示す左側面図である。
一実施の形態の変形例における正極端子及び負極端子を示す上面斜視図である。
一実施の形態の変形例における正極端子及び負極端子を示す左側面斜視図である。
比較例における正極端子及び負極端子を示す斜視図である。
一実施の形態及び比較例の実装空間及び対向面積を説明するための説明図である。
【発明を実施するための形態】
【００１０】
以下、本発明の一実施の形態に係る半導体装置について、図面を参照しながら説明する。なお、本発明は、以下で説明する実施の形態に限定されるものではなく、その要旨を変更しない範囲内で適宜変形して実施することができる。
（【００１１】以降は省略されています）

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