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公開番号2025176027
公報種別公開特許公報(A)
公開日2025-12-03
出願番号2025135081,2024501270
出願日2025-08-14,2022-07-11
発明の名称3D DRAMのためのひずみが小さいSi/SiGeヘテロエピタキシースタック
出願人アプライドマテリアルズインコーポレイテッド,APPLIED MATERIALS,INCORPORATED
代理人園田・小林弁理士法人
主分類H10B 12/00 20230101AFI20251126BHJP()
要約【課題】リラクゼーションもしくはウエハの反りを小さくするか又は除去するSi/SiGe3次元メモリ構造およびその構造を形成する方法を提供する。
【解決手段】3次元ダイナミックランダムアクセスメモリ(3D DRAM)構造において、3D DRAMスタック100は、交互するシリコン(Si)層102およびシリコンゲルマニウム(SiGe)層104を含む。複数のSi層102の各々は、複数のSiGe層104の各々の高さより高い高さを有する。
【選択図】図1
特許請求の範囲【請求項１】
交互するシリコン（Ｓｉ）層およびシリコンゲルマニウム（ＳｉＧｅ）層のスタックであって、個々のＳｉ層の高さが個々のＳｉＧｅ層の高さより高い、スタック
を備える３次元ダイナミックランダムアクセスメモリ（３ＤＤＲＡＭ）の製造に係る構造。
続きを表示（約 1,400 文字）【請求項２】
少なくとも１つのＳｉ層が少なくとも１つの他のＳｉ層の高さより低い高さを有する、請求項１に記載の３ＤＤＲＡＭの製造に係る構造。
【請求項３】
交互する層の前記スタックの底部に配置されたドープ分離層
をさらに備える、請求項１に記載の３ＤＤＲＡＭの製造に係る構造。
【請求項４】
少なくとも１つのＳｉＧｅ層が、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含むドープＳｉＧｅ層である、請求項１から３のいずれか一項に記載の３ＤＤＲＡＭの製造に係る構造。
【請求項５】
前記ドープＳｉＧｅ層の両側に配置されたドープＳｉ層をさらに備え、前記ドープＳｉ層が前記ドープＳｉＧｅ層の高さより低い高さを有する、請求項４に記載の３ＤＤＲＡＭの製造に係る構造。
【請求項６】
前記ＳｉＧｅ層が、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含むドープＳｉＧｅ層であり、交互するＳｉ層がドープＳｉ層であり、個々のＳｉ層の高さが個々のドープＳｉ層の高さより高い、請求項１から３のいずれか一項に記載の３ＤＤＲＡＭの製造に係る構造。
【請求項７】
少なくとも１つの対のＳｉＧｅ層が、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含み、前記少なくとも１つの対のＳｉＧｅ層の個々の対のＳｉＧｅ層の間に配置された中心ＳｉＧｅ層をさらに備え、前記中心ＳｉＧｅ層がドープされ、前記少なくとも１つの対のＳｉＧｅ層のドーパント濃度より高いドーパント濃度を有する、請求項１から３のいずれか一項に記載の３ＤＤＲＡＭ構造。
【請求項８】
３次元ダイナミックランダムアクセスメモリ（３ＤＤＲＡＭ）構造を形成する方法であって、
交互するシリコン（Ｓｉ）層およびシリコンゲルマニウム（ＳｉＧｅ）層のスタックを形成することであって、前記Ｓｉ層の高さが前記ＳｉＧｅ層の高さより高い、スタックを形成することと、
前記スタックの中に垂直スリットまたは孔を異方性エッチングすることと、
複数の前記ＳｉＧｅ層のうちの少なくとも１つを等方性エッチングして、第１の水平方向の凹みを形成することであって、前記Ｓｉ層の部分の間で前記ＳｉＧｅ層が実質的に完全に除去される、少なくとも１つのＳｉＧｅ層を等方性エッチングすることと、
前記少なくとも１つのエッチングされたＳｉＧｅ層に隣接する前記Ｓｉ層の前記部分に第２の水平方向の凹みを等方性エッチングして、前記Ｓｉ層の薄い部分を形成することであって、前記第１の水平方向の凹みおよび前記第２の水平方向の凹みが一緒に、隣接するＳｉ層間に空洞を形成する、第２の水平方向の凹みを等方性エッチングすることと
を含む、方法。
【請求項９】
前記スタックを形成することが、交互するＳｉ層を他のＳｉ層の高さより低い高さで形成することをさらに含む、請求項８に記載の方法。
【請求項１０】
前記スタックを形成することが、交互する層の前記スタックの底部に配置されたドープ分離層を形成することをさらに含む、請求項８に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本原理の実施形態は、一般に半導体製造に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
データのストレージおよび検索は、コンピューティング産業の多くの態様にとって制限要因であった。メモリデバイスは、現代のコンピューティングデバイスの全体性能を容易に低下させ得る。メモリをより高速にするために、メモリ構造は非常に小さいサイズにスケールダウンされ、メモリ構造の密度が劇的に高くなっている。３次元ダイナミックランダムアクセスメモリ（３ＤＤＲＡＭ）などの３次元メモリ構造を使用して、メモリ密度をさらに高くすることができる。いくつかの３次元メモリ構造では、ＳｉおよびＳｉＧｅの交互層が結晶シリコン基板からエピタキシャル成長される。しかしながら図１に示されているように、典型的な３ＤＤＲＡＭスタック１００では、Ｓｉ層１０２の高さは実質的にＳｉＧｅ層１０４の高さに等しい。いくつかのメモリアプリケーションの場合、凹み領域の最終間隙幅は最終シリコンチャネル幅と同様の寸法、さらには最終シリコンチャネル幅より広くしなければならない。しかしながら本発明者らは、ＳｉとＧｅとの間の格子の不整合から誘導されるひずみが存在することを観察した。薄い層の場合、誘導されるひずみは問題ではない。しかしながら厚い層の場合、誘導されるひずみは十分に大きく、「リラクゼーション」として知られている、単結晶構造における欠陥の原因になり得る。
【０００３】
したがって本発明者らは、リラクゼーションもしくはウエハの反りを小さくするか、または除去するＳｉ／ＳｉＧｅ３次元メモリ構造およびその構造を作る方法を提供した。
【発明の概要】
【０００４】
本明細書においては、３次元ダイナミックランダムアクセスメモリ（３ＤＤＲＡＭ）構造ならびにこのような構造を形成するための方法および装置が提供される。
【０００５】
本明細書においては、「層」は、材料の単結晶層、ならびに組み合わせで単結晶層を形成する同じ材料の複数の結晶層を意味し、それらを指す。
【０００６】
いくつかの実施形態では、３ＤＤＲＡＭ構造は、交互するシリコン（Ｓｉ）層とシリコンゲルマニウム（ＳｉＧｅ）層のスタックを含み、個々のＳｉ層の高さは個々のＳｉＧｅ層の高さより高い。
【０００７】
いくつかの実施形態では、３ＤＤＲＡＭ構造は、交互するＳｉ層およびＳｉＧｅ層のスタックを含み、個々のＳｉ層の高さは個々のＳｉＧｅ層の高さより高く、少なくとも１つのＳｉ層は、少なくとも１つの他のＳｉ層の高さより低い高さを有している。
【０００８】
いくつかの実施形態では、３ＤＤＲＡＭ構造は、交互するＳｉ層およびＳｉＧｅ層のスタックを含み、個々のＳｉ層の高さは個々のＳｉＧｅ層の高さより高く、少なくとも１つのＳｉＧｅ層は少なくとも１つのドーパントを含み、少なくとも１つのドーパントは、ホウ素、炭素、窒素、酸素およびリンのうちの少なくとも１つである。
【０００９】
いくつかの実施形態では、３ＤＤＲＡＭ構造は、交互する非ドープＳｉ層、ドープＳｉ層およびドープＳｉＧｅ層のスタックを含み、それぞれのドープＳｉ層はドープＳｉＧｅ層に直に隣接して、ドープＳｉＧｅ層の互いに反対側に配置され、個々の非ドープＳｉ層の高さは個々のドープＳｉ層の高さより高く、個々のドープＳｉＧｅ層の高さより高く、ドープＳｉ層およびドープＳｉＧｅ層は少なくとも１つのドーパントを含み、少なくとも１つのドーパントは、ホウ素、炭素、窒素、酸素およびリンのうちの少なくとも１つである。
【００１０】
いくつかの実施形態では、３ＤＤＲＡＭ構造は、交互する非ドープＳｉ層、ドープＳｉ層およびドープＳｉＧｅ層のスタックを含み、それぞれのドープＳｉＧｅ層はドープＳｉ層に直に隣接して、ドープＳｉ層の互いに反対側に配置され、個々の非ドープＳｉ層の高さは個々のドープＳｉ層の高さより高く、個々のドープＳｉＧｅ層の高さより高く、ドープＳｉ層およびドープＳｉＧｅ層は少なくとも１つのドーパントを含み、少なくとも１つのドーパントは、ホウ素、炭素、窒素、酸素およびリンのうちの少なくとも１つである。
（【００１１】以降は省略されています）

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