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公開番号2025172317
公報種別公開特許公報(A)
公開日2025-11-26
出願番号2024077743
出願日2024-05-13
発明の名称NOR型フラッシュメモリおよびその製造方法
出願人ウィンボンドエレクトロニクスコーポレーション
代理人個人
主分類H10B 43/27 20230101AFI20251118BHJP()
要約【課題】非選択セルのリーク電流を抑制し、かつNAND型フラッシュメモリと互換性のあるNOR型フラッシュメモリを提供する。
【解決手段】本発明のNOR型フラッシュメモリ100は、ビット線方向に延在するようにシリコン基板110内に形成された活性領域120と、活性領域120と隣接するトレンチ130と、活性領域120上にメモリセル毎に形成された電荷蓄積層140と、トレンチ130内に形成され、活性領域120の側壁に形成された側壁絶縁物162と、電荷蓄積層140上にメモリセル毎に形成された第1のコントロールゲート150と、ワード線方向に延在するように第1のコントロールゲート150上に形成された第2のコントロールゲート170とを含む。第2のコントロールゲート170は、第1のコントロールゲート120と電気的に接続し、かつトレンチ130内において側壁絶縁物162に接する。
【選択図】図2
特許請求の範囲【請求項１】
ＮＯＲ型フラッシュメモリであって、
半導体基板内にビット線方向に延在するように形成された活性領域と、
前記活性領域に隣接するトレンチと、
前記活性領域上にメモリセル毎に形成され、絶縁層に挟まれた窒化物層を含む電荷蓄積層と、
前記トレンチ内に形成され、前記活性領域の側壁に形成された側壁絶縁体と、
前記電荷蓄積層上にメモリセル毎に形成された第１の導電層と、
ワード線方向に延在するように前記第１の導電層上に形成された第２の導電層とを含み、
前記第２の導電層は、前記第１の導電層と電気的に接続し、かつ前記トレンチ内において前記側壁絶縁体に接する、ＮＯＲ型フラッシュメモリ。
続きを表示（約 1,300 文字）【請求項２】
メモリセルは、前記活性領域の表面側に形成されたメモリセルトランジスタと前記活性領域の側面側に形成された側壁トランジスタとから構成される、請求項１に記載のＮＯＲ型フラッシュメモリ。
【請求項３】
前記メモリセルトランジスタのチャンネル領域に隣接するソース／ドレイン領域が前記活性領域の表面に形成され、前記側壁トランジスタのチャンネルに隣接するソース／ドレイン領域が前記活性領域の側面に形成される、請求項２に記載のＮＯＲ型フラッシュメモリ。
【請求項４】
前記トレンチは、前記第１の導電層および前記電荷蓄積層の側壁に整合する、請求項１に記載のＮＯＲ型フラッシュメモリ。
【請求項５】
前記電荷蓄積層は、酸化物／窒化物／酸化物のＯＮＯ構造、もしくはシリコン基板と前記窒化物層との間に酸化物以外の複数種類の絶縁膜の積層を含む構造、もしくは前記窒化物と前記第１の導電層との間に酸化物以外の複数種類の絶縁膜の積層を含む構造を含む、請求項１に記載のＮＯＲ型フラッシュメモリ。
【請求項６】
前記メモリセルトランジスタと前記側壁トランジスタとは並列に接続され、
ビット線側選択トランジスタとソース線側選択トランジスタとの間に複数のメモリセルが直列に接続される、請求項２に記載のＮＯＲ型フラッシュメモリ。
【請求項７】
前記ビット線側選択トランジスタは、ビット線に電気的に接続され、前記ソース線側選択トランジスタは、ソース線に電気的に接続される、請求項６に記載のＮＯＲ型フラッシュメモリ。
【請求項８】
前記トレンチは、前記第１の導電層、前記電荷蓄積層および前記半導体基板をエッチングするときに自己整合的に形成される、請求項５にＮＯＲ型フラッシュメモリ。
【請求項９】
ＮＯＲ型フラッシュメモリの製造方法であって、
半導体基板上に、絶縁層に挟まれた窒化物層を含む電荷蓄積層と第１の導電層との積層を形成するステップと、
前記第１の導電層、前記電荷蓄積層および前記半導体基板を同時にエッチングし、ビット線方向に前記第１の導電層および前記電荷蓄積層をパターニングするとともに、前記半導体基板に活性領域を規定するトレンチを形成するステップと、
前記電荷蓄積層、前記第１の導電層および前記活性領域の側壁を覆う側壁絶縁物を形成するステップと、
前記側壁絶縁物および前記第１の導電層を覆うようにワード線方向に延在する第２の導電層を形成するステップと、
前記第２の導電層によって覆われていない前記活性領域の表面および側面にソース／ドレイン用の不純物領域を形成するステップと、
を有する製造方法。
【請求項１０】
製造方法はさらに、
前記第１の導電層を含む半導体基板の全面に前記第２の導電層を形成するステップと、
前記第２の導電層、前記第１の導電層および前記電荷蓄積層を同時にエッチングし、ワード線方向に前記第２の導電層、前記第１の導電層および前記電荷蓄積層をパターニングするステップを含む、請求項９に記載の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、２次元構造（２Ｄ）のＮＯＲ型フラッシュメモリに関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
ＮＯＲ型フラッシュメモリでは、電荷保持特性に優れているフローティングゲート（ＦＧ）をセル構造に採用している。フローティングゲートは、例えば、ポリシリコンから構成される。例えば、特許文献１は、フローティングゲートとドレイン層との重複領域をフローティングゲートとソース層との重複領域よりも狭くすることで、動作速度を劣化させることなく電源電圧を低電圧化するＮＯＲ型フラッシュメモリを開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２００６－３３９２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＦＧ型のＮＯＲ型フラッシュメモリでは、微細化が進むことによって、読み出し及び書き込み時に非選択セルでビット線とソース線の間のリーク電流が大きくなり、正常な動作をすることが出来なくなるという問題があり、４５ｎｍ以下にゲート長を形成することができなかった。このため、セル面積の縮小をすることができなかった。
【０００５】
また、高速アクセス可能なＮＯＲ型フラッシュメモリと大記憶容量のＮＡＮＤ型フラッシュメモリとを含むチップの要求があるが、その場合、両者のセルアレイ構造や製造プロセスに互換性が求められる。
【０００６】
本発明は、このような従来の課題を解決し、非選択セルのリーク電流を抑制し、かつＮＡＮＤ型フラッシュメモリと互換性のあるＮＯＲ型フラッシュメモリおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るＮＯＲ型フラッシュメモリは、半導体基板内にビット線方向に延在するように形成された活性領域と、前記活性領域に隣接するトレンチと、前記活性領域上にメモリセル毎に形成され、絶縁層に挟まれた窒化物層を含む電荷蓄積層と、前記トレンチ内に形成され、前記活性領域の側壁に形成された側壁絶縁体と、前記電荷蓄積層上にメモリセル毎に形成された第１の導電層と、ワード線方向に延在するように前記第１の導電層上に形成された第２の導電層とを含み、前記第２の導電層は、前記第１の導電層と電気的に接続し、かつ前記トレンチ内において前記側壁絶縁体に接する。
【０００８】
ある態様では、メモリセルは、前記活性領域の表面側に形成されたメモリセルトランジスタと前記活性領域の側面側に形成された側壁トランジスタとから構成される。ある態様では、前記メモリセルトランジスタのチャンネル領域に隣接するソース／ドレイン領域が前記活性領域の表面に形成され、前記側壁トランジスタのチャンネルに隣接するソース／ドレイン領域が前記活性領域の側面に形成される。ある態様では、前記トレンチは、前記第１の導電層および前記電荷蓄積層の側壁に整合する。ある態様では、前記電荷蓄積層は、酸化物／窒化物／酸化物のＯＮＯ構造、もしくはシリコン基板と前記窒化物層との間に酸化物以外の複数種類の絶縁膜の積層を含む構造、もしくは前記窒化物と前記第１の導電層との間に酸化物以外の複数種類の絶縁膜の積層を含む構造を含む。ある態様では、前記メモリセルトランジスタと前記側壁トランジスタとは並列に接続され、ビット線側選択トランジスタとソース線側選択トランジスタとの間に複数のメモリセルが直列に接続される。ある態様では、前記ビット線側選択トランジスタは、ビット線に電気的に接続され、前記ソース線側選択トランジスタは、ソース線に電気的に接続される。ある態様では、前記トレンチは、前記第１の導電層、前記電荷蓄積層および前記半導体基板をエッチングするときに自己整合的に形成される。
【０００９】
本発明に係るＮＯＲ型フラッシュメモリの製造方法は、半導体基板上に、絶縁層に挟まれた窒化物層を含む電荷蓄積層と第１の導電層との積層を形成するステップと、前記第１の導電層、前記電荷蓄積層および前記半導体基板を同時にエッチングし、ビット線方向に前記第１の導電層および前記電荷蓄積層をパターニングするとともに、前記半導体基板に活性領域を規定するトレンチを形成するステップと、前記電荷蓄積層、前記第１の導電層および前記活性領域の側壁を覆う側壁絶縁物を形成するステップと、前記側壁絶縁物および前記第１の導電層を覆うようにワード線方向に延在する第２の導電層を形成するステップと、前記第２の導電層によって覆われていない前記活性領域の表面および側面にソース／ドレイン用の不純物領域を形成するステップとを有する。
【００１０】
ある態様では、製造方法はさらに、前記第１の導電層を含む半導体基板の全面に前記第２の導電層を形成するステップと、前記第２の導電層、前記第１の導電層および前記電荷蓄積層を同時にエッチングし、ワード線方向に前記第２の導電層、前記第１の導電層および前記電荷蓄積層をパターニングするステップを含む。ある態様では、製造方法はさらに、前記トレンチ内を絶縁物で充填するステップを含み、充填された絶縁物の表面は、前記活性領域の表面よりも低く、前記側壁絶縁物の底部が前記絶縁物に接続される。ある態様では、製造方法はさらに、セルアレイ領域を覆うマスクパターンを形成し、周辺領域上の前記電荷蓄積層および前記第１の導電層を除去するステップと、周辺領域上に前記電荷蓄積層および前記第１の導電層と分離されたゲート絶縁膜およびゲート材料を形成するステップとを含む。ある態様では、前記ゲート絶縁膜およびゲート材料を形成するステップは、半導体基板の全面に前記ゲート絶縁膜および前記ゲート材料を形成し、セルアレイ領域上の第１の導電層が露出するまで前記ゲート絶縁膜および前記ゲート材料を平坦化することを含む。
【発明の効果】
（【００１１】以降は省略されています）

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