特許ウォッチ

公開番号2025168881
公報種別公開特許公報(A)
公開日2025-11-12
出願番号2024073708
出願日2024-04-30
発明の名称駆動回路、および半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人志賀国際特許事務所
主分類H03K 17/16 20060101AFI20251105BHJP(基本電子回路)
要約【課題】トランジスタの駆動電圧にアンダーシュートが生じることを抑制できる駆動回路、およびそのような駆動回路を備える半導体装置を提供することである。
【解決手段】駆動回路は、ノーマリーオン型の第1トランジスタとノーマリーオフ型の第2トランジスタとが直列接続されて構成されたトランジスタ回路をノーマリーオフ駆動させる。第1トランジスタと第2トランジスタとの間には、電源電圧配線が接続される。駆動回路は、第1トランジスタの駆動端子と第2トランジスタとの間に配置されるダイオードと、電源電圧配線と第1トランジスタの駆動端子との間に配置される第3トランジスタと、グランドと第1トランジスタの駆動端子との間に配置される第4トランジスタと、第1トランジスタの駆動端子と第4トランジスタとの間に配置される第5トランジスタと、第2,3,4,5トランジスタの状態を切り替える制御回路部と、を持つ。
【選択図】図1
特許請求の範囲【請求項１】
ノーマリーオン型の第１トランジスタとノーマリーオフ型の第２トランジスタとが直列接続されて構成されたトランジスタ回路をノーマリーオフ駆動させる駆動回路であって、
前記第１トランジスタと前記第２トランジスタとの間には、電源電圧が印加される電源電圧配線が接続され、
アノードが前記第１トランジスタの駆動端子に接続され、カソードが前記第２トランジスタの出力端子に接続されるダイオードと、
前記電源電圧配線と前記第１トランジスタの駆動端子との間に配置される第３トランジスタと、
前記電源電圧の基準となる基準電位を有するグランドと前記第１トランジスタの駆動端子との間に配置される第４トランジスタと、
前記第１トランジスタの駆動端子と前記第４トランジスタとの間に配置される第５トランジスタと、
前記第２トランジスタと前記第３トランジスタと前記第４トランジスタと前記第５トランジスタとのそれぞれをＯＮ状態とＯＦＦ状態との間で切り替える制御回路部と、
を備える、駆動回路。
続きを表示（約 1,300 文字）【請求項２】
前記制御回路部は、
前記電源電圧配線の電圧が前記第１トランジスタの閾値電圧の絶対値よりも高い場合に、前記第２トランジスタをＯＮ状態にし、
前記電源電圧配線の電圧が前記第１トランジスタの閾値電圧の絶対値よりも高い場合で、かつ、前記第４トランジスタがＯＮ状態である場合に、前記第５トランジスタをＯＮ状態にする、請求項１に記載の駆動回路。
【請求項３】
前記第１トランジスタの駆動端子と前記第３トランジスタとの間に配置された抵抗素子を備える、請求項１に記載の駆動回路。
【請求項４】
前記第３トランジスタと前記第４トランジスタとは、互いに直列接続されている、請求項３に記載の駆動回路。
【請求項５】
前記第３トランジスタと前記抵抗素子とを接続する配線部と、前記第４トランジスタと前記第５トランジスタとを接続する配線部とは、互いに絶縁されている、請求項３に記載の駆動回路。
【請求項６】
前記ダイオード、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタ、および前記制御回路部を有する半導体チップを備える、請求項１に記載の駆動回路。
【請求項７】
請求項１から６のいずれか一項に記載の駆動回路と、
前記駆動回路によってノーマリーオフ駆動される前記トランジスタ回路と、
を備える、半導体装置。
【請求項８】
前記駆動回路と前記トランジスタ回路とが１つのパッケージに封入されて構成される半導体パッケージを備える、請求項７に記載の半導体装置。
【請求項９】
２つの前記トランジスタ回路が互いに直列接続されて構成されるハーフブリッジ回路を備える、請求項７に記載の半導体装置。
【請求項１０】
請求項７に記載の半導体装置であり、
前記トランジスタ回路は、前記第１トランジスタの駆動端子と、前記第１トランジスタに設けられた第１端子と、前記第２トランジスタの出力端子である第２端子と、を有するトランジスタとして機能し、かつ、スイッチング素子に直列接続され、
前記第２端子は、前記スイッチング素子に接続され、
前記駆動回路は、
前記半導体装置の電源がＯＮにされる前に前記第１端子と前記第２端子との間に電圧が印加された際に、前記第１端子から前記駆動回路を通って前記第２端子に向かう電流が流れる経路が第１経路となり、かつ、
前記トランジスタ回路と前記スイッチング素子とがスイッチング動作される場合において、前記スイッチング素子がＯＦＦ状態になった際に前記第２端子から前記駆動回路および前記第１トランジスタの駆動端子を通って前記第１端子に向かう電流が流れる経路が第２経路となるように状態が切り替えられ、
前記第２経路のうち前記第２端子から前記第１トランジスタの駆動端子までの間における抵抗値は、前記第１トランジスタの駆動端子に接続される抵抗素子の抵抗値よりも小さく、
前記第１経路における抵抗値は、前記抵抗素子の抵抗値以上である、半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、駆動回路、および半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
ノーマリーオン型のトランジスタに対してノーマリーオフ型のトランジスタを直列接続してトランジスタ回路を構成し、当該トランジスタ回路をノーマリーオフ駆動させる技術が知られている。例えば、上記のようなトランジスタ回路を２つ接続してハーフブリッジ回路を構成し、当該ハーフブリッジ回路にスイッチング動作をさせた場合、ロー側のトランジスタ回路がＯＦＦ状態になった際に、ハイ側のトランジスタ回路に含まれるトランジスタの駆動電圧にアンダーシュートが生じる問題があった。これに対して、ツェナーダイオードを用いて駆動電圧にアンダーシュートが生じることを抑制することが知られている。しかしながら、ツェナーダイオードの反応時間には限界があり、アンダーシュートを十分に抑制できない問題があった。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１１８６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、トランジスタの駆動電圧にアンダーシュートが生じることを抑制できる駆動回路、およびそのような駆動回路を備える半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の駆動回路は、ノーマリーオン型の第１トランジスタとノーマリーオフ型の第２トランジスタとが直列接続されて構成されたトランジスタ回路をノーマリーオフ駆動させる駆動回路である。前記第１トランジスタと前記第２トランジスタとの間には、電源電圧が印加される電源電圧配線が接続される。実施形態の駆動回路は、アノードが前記第１トランジスタの駆動端子に接続され、カソードが前記第２トランジスタの出力端子に接続されるダイオードと、前記電源電圧配線と前記第１トランジスタの駆動端子との間に配置される第３トランジスタと、前記電源電圧の基準となる基準電位を有するグランドと前記第１トランジスタの駆動端子との間に配置される第４トランジスタと、前記第１トランジスタの駆動端子と前記第４トランジスタとの間に配置される第５トランジスタと、前記第２トランジスタと前記第３トランジスタと前記第４トランジスタと前記第５トランジスタとのそれぞれをＯＮ状態とＯＦＦ状態との間で切り替える制御回路部と、を持つ。
【図面の簡単な説明】
【０００６】
第１の実施形態の半導体装置を示す回路図。
第１の実施形態の半導体パッケージを示す回路図。
第１の実施形態のハイ側の半導体パッケージにおけるトランジスタ回路がＯＦＦ状態で、かつ、ロー側の半導体パッケージにおけるトランジスタ回路がＯＮ状態である場合に外部負荷を流れる電流を示す図。
第１の実施形態のハイ側の半導体パッケージにおけるトランジスタ回路がＯＮ状態で、かつ、ロー側の半導体パッケージにおけるトランジスタ回路がＯＦＦ状態である場合に外部負荷を流れる電流を示す図。
第１の実施形態のトランジスタ回路がＯＮ状態とＯＦＦ状態とで切り替えられる際における電源電圧と各トランジスタのゲート電圧との関係の一例を示すタイミングチャート。
第１の実施形態の半導体装置の電源がＯＮにされる前に、ハイ側のトランジスタ回路のドレイン端子とソース端子との間に電圧が印加された場合に、ハイ側の半導体パッケージに流れる電流を示す図。
第１の実施形態のハイ側のトランジスタ回路がＯＦＦ状態で、かつ、ロー側のトランジスタ回路がＯＮ状態からＯＦＦ状態に切り替えられた場合に流れる電流を示す図。
第２の実施形態の半導体装置の一部を示す回路図。
第３の実施形態の半導体装置の一部を示す回路図。
比較例１の半導体装置の一部を示す回路図。
比較例２の半導体装置の一部を示す回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態の駆動回路および半導体装置を、図面を参照して説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態の半導体装置１００を示す回路図である。図１に示す半導体装置１００は、外部負荷６０に対して電力を供給するための半導体装置である。半導体装置１００は、電力源と外部負荷６０とコイル７０との接続によって、電源回路やインバーター回路などの電力変換回路として使用されるものである。外部負荷６０およびコイル７０の接続方法は、図１に示す接続方法に限定されない。半導体装置１００は、コントローラ８０によって制御される。半導体装置１００には、コントローラ８０から絶縁伝達回路部８１を介してパルス信号ＰＳＡ，ＰＳＢが入力される。
【０００９】
図１に示すように、第１の実施形態において半導体装置１００は、２つの半導体パッケージ１０Ａ，１０Ｂを備える。半導体パッケージ１０Ａと半導体パッケージ１０Ｂとは、外部負荷６０に電力を供給する電源ＶＤＣとグランドＧＮＤとの間に互いに直列接続されて設けられている。半導体パッケージ１０Ａは、電源ＶＤＣに繋がるハイ側の半導体パッケージである。半導体パッケージ１０Ｂは、グランドＧＮＤに繋がるロー側の半導体パッケージである。第１の実施形態において外部負荷６０は、電源ＶＤＣに対して半導体パッケージ１０Ａと並列に接続されている。半導体パッケージ１０Ａと半導体パッケージ１０Ｂとを繋ぐ配線部７１と、外部負荷６０との間には、コイル７０が配置されている。配線部７１は、後述するトランジスタ回路３０Ａとトランジスタ回路３０Ｂとを繋ぐ配線部である。
【００１０】
なお、本開示の回路において、「或る素子と他の素子との間に別の素子が配置されている」とは、当該或る素子と当該他の素子との一方から他方へと辿るまでの間の回路上に、当該別の素子が設けられていることを意味する。
（【００１１】以降は省略されています）

関連特許