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公開番号2025162453
公報種別公開特許公報(A)
公開日2025-10-27
出願番号2024065763
出願日2024-04-15
発明の名称スイッチング制御回路、電源回路
出願人富士電機株式会社
代理人弁理士法人一色国際特許事務所
主分類H02M 3/155 20060101AFI20251020BHJP(電力の発電,変換,配電)
要約【課題】インタリーブ動作時に、整流電圧が変動した際であっても位相差のずれを抑制する。
【解決手段】第1インダクタ電流を制御する第1トランジスタとを含む第1回路と、第2インダクタ電流を制御する第2トランジスタとを含む第2回路と、前記第1及び第2トランジスタのスイッチングを制御するスイッチング制御回路であって、前記第1インダクタ電流が第1の値となった後、前記第1トランジスタをオンし、前記出力電圧に応じた第1期間が経過すると、前記第1トランジスタをオフする第1駆動回路と、前記第1トランジスタのスイッチング周期の半周期を示す信号を出力する出力回路と、前記第1トランジスタがオンしてから前記半周期を示す信号と、前記第2インダクタ電流が第2の値となったことと、に基づいて前記第2トランジスタをオンし、前記出力電圧に応じた第2期間が経過すると、前記第2トランジスタをオフする第2駆動回路と、を備える。
【選択図】図4
特許請求の範囲【請求項１】
交流電圧に応じた電圧が印加される第１インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタとを含む第１回路と、前記交流電圧に応じた前記電圧が印加される第２インダクタと、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタとを含む第２回路と、前記第１及び第２回路の出力と負荷とが接続される出力端子とを含み、前記交流電圧から目的レベルであり、前記出力端子に出力電圧を生成する電源回路の前記第１及び第２トランジスタのスイッチングを制御するスイッチング制御回路であって、
前記第１インダクタ電流が第１の値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフする第１駆動回路と、
前記第１トランジスタのスイッチング周期の半周期を示す信号を出力する出力回路と、
前記第１トランジスタがオンしてから前記半周期を示す信号と、前記第２インダクタ電流が第２の値となったことと、に基づいて前記第２トランジスタをオンし、前記出力電圧に応じた第２期間が経過すると、前記第２トランジスタをオフする第２駆動回路と、
を備えるスイッチング制御回路。
続きを表示（約 1,700 文字）【請求項２】
請求項１に記載のスイッチング制御回路であって、
前記第２駆動回路は、
前記第１トランジスタがオンしてから前記半周期のタイミングで定まる所定期間内に前記第２インダクタ電流が前記第２の値となると、前記第２トランジスタをオンする、
スイッチング制御回路。
【請求項３】
請求項２に記載のスイッチング制御回路であって、
前記第１トランジスタがスイッチングされる第１タイミング、及び前記第２トランジスタがスイッチングされる第２タイミングの第１の差と、前記半周期と、の第２の差が第１所定値より大きいか否かを検出する検出回路を備え、
前記第２駆動回路は、
前記第２の差が前記第１所定値より大きいことを示す検出結果に基づいて、前記第１トランジスタがオンしてから前記半周期となると前記第２トランジスタをオンする、
スイッチング制御回路。
【請求項４】
請求項３に記載のスイッチング制御回路であって、
前記検出回路は、
前記第２の差が前記第１所定値より大きくなる回数をカウントし、
前記第２駆動回路は、
前記検出回路のカウント値が第２所定値より大きくなると、前記第１トランジスタがオンしてから前記半周期となると前記第２トランジスタをオンする、
スイッチング制御回路。
【請求項５】
請求項２～４の何れか一項に記載のスイッチング制御回路であって、
前記第１インダクタ電流が前記第１の値となる回数をカウントする第１カウンタと、
前記第２インダクタ電流が前記第２の値となる回数をカウントする第２カウンタと、
設定値を示す情報が記憶される記憶回路と、
を備え、
前記第１駆動回路は、
前記第１カウンタのカウント値が前記設定値となると、前記第１トランジスタをオンし、
前記第２駆動回路は、
前記所定期間内において前記第２カウンタのカウント値が前記設定値となると、前記第２トランジスタをオンする、
スイッチング制御回路。
【請求項６】
請求項５に記載のスイッチング制御回路であって、
前記第１及び第２トランジスタの所定スイッチング周波数及び所定設定値に基づいて、前記設定値を設定する設定回路、
を備えるスイッチング制御回路。
【請求項７】
請求項１に記載のスイッチング制御回路であって、
前記第２期間は、前記第１期間に等しい、
スイッチング制御回路。
【請求項８】
交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記交流電圧に応じた電圧が印加される第１インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタとを含む第１回路と、
前記交流電圧に応じた電圧が印加される第２インダクタと、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタとを含む第２回路と、
前記第１及び第２回路の出力と負荷とが接続される出力端子と、
前記出力端子に出力電圧を生成する電源回路の前記第１及び第２トランジスタのスイッチングを制御するスイッチング制御回路と、
を含み、
前記スイッチング制御回路は、
前記第１インダクタ電流が第１の値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフする第１駆動回路と、
前記第１トランジスタのスイッチング周期の半周期を示す信号を出力する出力回路と、
前記第１トランジスタがオンしてから前記半周期を示す信号と、前記第２インダクタ電流が第２の値となったこと、に基づいて前記第２トランジスタをオンし、前記出力電圧に応じた第２期間が経過すると、前記第２トランジスタをオフする第２駆動回路と、
を備える電源回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、スイッチング制御回路、及び電源回路に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
臨界モードで動作する一般的な力率改善回路（以下、ＰＦＣ（ＰｏｗｅｒＦａｃｔｏｒＣｏｒｒｅｃｔｉｏｎ）回路と称する。）は、インダクタに流れるインダクタ電流のピーク値の波形を、交流電圧を整流した整流電圧と相似形にして、力率を改善する。また、力率改善回路は、複数（例えば、２系統）の昇圧チョッパー回路を含むことがある（例えば、特許文献１～２３）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－０３７５３２号公報
特開２０２０－１２９８６５号公報
特開２０２０－０３９２３５号公報
特開２０１７－０７０１９３号公報
特開２０１５－０１９５５８号公報
特開２０１４－１５５２４０号公報
特開２０１１－０３０３１１号公報
特開２０１１－０３０３１０号公報
特開２０１０－１３０８９６号公報
特開２０１０－０３５２７１号公報
特開２０１０－０３５２７０号公報
特開２００７－１８１３４２号公報
特開２００７－１８１２５２号公報
特開２００７－０４３８７５号公報
特開２００７－０４３８０７号公報
特開２００７－０４３７８７号公報
特開２００７－０４３７８６号公報
特開２００７－０２８７５３号公報
特開２００７－０２８７２９号公報
特開２００７－０２０２５２号公報
特開２００７－０１４１３９号公報
特開２００５－０４５９９６号公報
特開２００５－０４５９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＰＦＣ回路では、２系統の昇圧チョッパー回路を並列動作（以下、適宜インタリーブ動作ともいう）させることがある。
【０００５】
しかしながら、２系統の昇圧チョッパー回路を並列動作させる際に、例えば、全波整流回路の出力に変動が発生すると、２系統の昇圧チョッパー回路を構成する２つのトランジスタのスイッチング周期が乱れることがある。この結果、２系統の昇圧チョッパー回路を構成する２つのトランジスタのオンタイミングの位相差が所定の位相差（例えば、１８０°）からずれることがある。
【０００６】
本発明は、上記のような従来の問題に鑑みてなされたものであって、インタリーブ動作時に、整流電圧が変動した際であっても位相差のずれを抑制するスイッチング制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前述した課題を解決する本発明の第１の態様は、交流電圧に応じた電圧が印加される第１インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタとを含む第１回路と、前記交流電圧に応じた前記電圧が印加される第２インダクタと、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタとを含む第２回路と、前記第１及び第２回路の出力と負荷とが接続される出力端子とを含み、前記交流電圧から目的レベルであり、前記出力端子に出力電圧を生成する電源回路の前記第１及び第２トランジスタのスイッチングを制御するスイッチング制御回路であって、前記第１インダクタ電流が第１の値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフする第１駆動回路と、前記第１トランジスタのスイッチング周期の半周期を示す信号を出力する出力回路と、前記第１トランジスタがオンしてから前記半周期を示す信号と、前記第２インダクタ電流が第２の値となったことと、に基づいて前記第２トランジスタをオンし、前記出力電圧に応じた第２期間が経過すると、前記第２トランジスタをオフする第２駆動回路と、を備えるスイッチング制御回路である。
【０００８】
また、前述した課題を解決する本発明の第２の態様は、交流電圧から目的レベルの出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１インダクタと、前記第１インダクタに流れる第１インダクタ電流を制御する第１トランジスタとを含む第１回路と、前記交流電圧に応じた電圧が印加される第２インダクタと、前記第２インダクタに流れる第２インダクタ電流を制御する第２トランジスタとを含む第２回路と、前記第１及び第２回路の出力と負荷とが接続される出力端子と、前記出力端子に出力電圧を生成する電源回路の前記第１及び第２トランジスタのスイッチングを制御するスイッチング制御回路と、を含み、前記スイッチング制御回路は、前記第１インダクタ電流が第１の値となった後、前記第１トランジスタをオンし、前記出力電圧に応じた第１期間が経過すると、前記第１トランジスタをオフする第１駆動回路と、前記第１トランジスタのスイッチング周期の半周期を示す信号を出力する出力回路と、前記第１トランジスタがオンしてから前記半周期を示す信号と、前記第２インダクタ電流が第２の値となったこと、に基づいて前記第２トランジスタをオンし、前記出力電圧に応じた第２期間が経過すると、前記第２トランジスタをオフする第２駆動回路と、を備える電源回路である。
【発明の効果】
【０００９】
本発明によれば、インタリーブ動作時に、整流電圧が変動した際であっても位相差のずれを抑制するスイッチング制御回路を提供することができる。
【図面の簡単な説明】
【００１０】
ＡＣ－ＤＣコンバータ１０の一例を示す図である。
入力ラインフィルタ２０の一例を示す図である。
寄生成分を考慮した入力ラインフィルタ２０の一例を示す図である。
力率改善ＩＣ２５の一例を示す図である。
スイッチング制御回路２０３ａの一例を示す図である。
スイッチング制御回路２０３ａの動作の一例を示す図である。
ＡＣ－ＤＣコンバータ１０の主要な波形を示す図である。
スイッチング制御回路２０３ａの動作の一例を示す図である。
スイッチング制御回路２０３ａの動作のフローチャートの一例を示す図である。
スイッチング制御回路２０３ａの動作の一例を示す図である。
スイッチング制御回路２０３ａの動作のフローチャートの一例を示す図である。
スイッチング制御回路２０３ｂの一例を示す図である。
スイッチング制御回路２０３ｂの動作の一例を示す図である。
スイッチング制御回路２０３ｂの動作の一例を示す図である。
スイッチング制御回路２０３ｂの動作のフローチャートの一例を示す図である。
スイッチング制御回路２０３ｃの一例を示す図である。
スイッチング制御回路２０３ｃの動作の一例を示す図である。
スイッチング制御回路２０３ｃの動作のフローチャートの一例を示す図である。
スイッチング制御回路２０３ｄの一例を示す図である。
スイッチング制御回路２０３ｄの動作の一例を示す図である。
スイッチング制御回路２０３ｄの動作の一例を示す図である。
スイッチング制御回路２０３ｄの動作のフローチャートの一例を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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