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公開番号2025159995
公報種別公開特許公報(A)
公開日2025-10-22
出願番号2024062927
出願日2024-04-09
発明の名称半導体集積回路
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人志賀国際特許事務所
主分類G01R 31/26 20200101AFI20251015BHJP(測定;試験)
要約【課題】特性に差異を設けることができる半導体集積回路を提供することである。
【解決手段】実施形態の半導体集積回路は、第1端子と、第2端子と、を持つ。外部から入力される入力電圧が変化することによって、前記第1端子と前記第2端子との間の抵抗値が変化する。
【選択図】図1
特許請求の範囲【請求項１】
第１端子と、
第２端子と、
を備え、
外部から入力される入力電圧が変化することによって、前記第１端子と前記第２端子との間の抵抗値が変化する、半導体集積回路。
続きを表示（約 1,100 文字）【請求項２】
前記第１端子と前記第２端子との間の抵抗値が変化する前記入力電圧の範囲は、駆動時に入力される前記入力電圧の電圧値よりも低い、請求項１に記載の半導体集積回路。
【請求項３】
前記入力電圧が第１電圧値である場合に、前記第１端子と前記第２端子との間の抵抗値が第１抵抗値となり、
前記入力電圧が前記第１電圧値よりも高い第２電圧値である場合に、前記第１端子と前記第２端子との間の抵抗値が前記第１抵抗値よりも低い第２抵抗値となる、請求項１に記載の半導体集積回路。
【請求項４】
前記入力電圧が第３電圧値である場合に、前記第１端子と前記第２端子との間の抵抗値が第３抵抗値となり、
前記入力電圧が前記第３電圧値よりも高い第４電圧値である場合に、前記第１端子と前記第２端子との間の抵抗値が前記第３抵抗値よりも高い第４抵抗値となる、請求項１に記載の半導体集積回路。
【請求項５】
前記入力電圧が変化することによって、前記第１端子と前記第２端子との間の抵抗値が３つ以上の異なる抵抗値の間で変化可能である、請求項１に記載の半導体集積回路。
【請求項６】
前記第１端子と前記第２端子との間に配置された切替回路を備え、
前記切替回路は、複数のトランジスタおよび複数の抵抗素子を有し、
前記入力電圧が変化することによって、前記切替回路の状態が切り替えられ、前記第１端子と前記第２端子との間の抵抗として機能する前記抵抗素子の組み合わせが変化する、請求項１に記載の半導体集積回路。
【請求項７】
前記複数のトランジスタは、前記入力電圧が印加される端子と前記第２端子との間に配置された第１トランジスタを含み、
前記第１トランジスタは、ダイオード接続されている、請求項６に記載の半導体集積回路。
【請求項８】
前記複数のトランジスタは、複数の前記第１トランジスタを含み、
複数の前記第１トランジスタは、直列に接続されている、請求項７に記載の半導体集積回路。
【請求項９】
前記複数の抵抗素子は、前記第１端子と前記第２端子との間にトランジスタを介さずに接続された抵抗素子を含む、請求項６に記載の半導体集積回路。
【請求項１０】
前記複数のトランジスタは、前記第１端子と前記第２端子との間に配置された第２トランジスタを含み、
前記複数の抵抗素子は、前記第１端子と前記第２端子との間において前記第２トランジスタと直列に接続された抵抗素子を含む、請求項６に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
例えば、複数種類の半導体集積回路を外部から行う試験によって判別する場合がある。この場合、半導体集積回路に対して外部から試験を行うことによって確認できる特性が、複数種類の半導体集積回路同士で近いと、半導体集積回路を判別することが困難な場合があった。
【先行技術文献】
【特許文献】
【０００３】
特開２０００－１１４３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、特性に差異を設けることができる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体集積回路は、第１端子と、第２端子と、を持つ。外部から入力される入力電圧が変化することによって、前記第１端子と前記第２端子との間の抵抗値が変化する。
【図面の簡単な説明】
【０００６】
第１の実施形態の半導体集積回路を示す図。
第１の実施形態の半導体集積回路の一部を示す回路図。
第１の実施形態の制御端子とグランド端子との間の抵抗値の変化の一例を示すグラフ。
第２の実施形態の半導体集積回路を示す回路図。
第２の実施形態の電源端子と制御端子との間の抵抗値の変化の一例を示すグラフ。
第３の実施形態の半導体集積回路を示す回路図。
第４の実施形態の半導体集積回路を示す回路図。
第４の実施形態の制御端子とグランド端子との間の抵抗値の変化の一例を示すグラフ。
変形例の第１端子と第２端子との間の抵抗値が２段階に変化する場合の一例を示すグラフ。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体集積回路を、図面を参照して説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路１００を示す図である。図２は、第１の実施形態の半導体集積回路１００の一部を示す回路図である。図１に示す半導体集積回路１００は、パッケージングされた半導体チップである。図１に示すように、半導体集積回路１００は、電源端子１０Ｄと、グランド端子１０Ｇと、制御端子１０Ｃと、切替回路２０と、を備える。電源端子１０Ｄ、グランド端子１０Ｇ、および制御端子１０Ｃは、外部に露出している。電源端子１０Ｄには、電源電圧ＶＤＤが印加される。グランド端子１０Ｇには、グランドＧＮＤが接続される。制御端子１０Ｃには、制御電圧ＶＣＴが印加される。第１の実施形態において、制御端子１０Ｃは「第１端子」に相当し、グランド端子１０Ｇは「第２端子」に相当し、電源端子１０Ｄは「第３端子」に相当し、電源電圧ＶＤＤは外部から入力される「入力電圧」に相当する。
【０００９】
切替回路２０は、第１端子である制御端子１０Ｃと第２端子であるグランド端子１０Ｇとの間に配置されている。図２に示すように、切替回路２０は、複数のトランジスタ３１～３５および複数の抵抗素子４１～４５を有する。第１の実施形態において複数のトランジスタ３１～３５は、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。トランジスタ３１、トランジスタ３２、およびトランジスタ３４は、Ｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。トランジスタ３３およびトランジスタ３５は、Ｎチャネル型のＭＯＳＦＥＴである。
【００１０】
トランジスタ３１およびトランジスタ３２は、電源電圧ＶＤＤが印加される電源端子１０Ｄとグランド端子１０Ｇとの間に配置されている。トランジスタ３１とトランジスタ３２とは、直列に接続されている。トランジスタ３１のソース端子は、電源端子１０Ｄに接続されている。トランジスタ３１のドレイン端子は、トランジスタ３２のソース端子に接続されている。トランジスタ３２のドレイン端子は、抵抗素子４５を介してグランドＧＮＤに接続されている。トランジスタ３１のゲート端子は、トランジスタ３１のドレイン端子と接続されている。トランジスタ３２のゲート端子は、トランジスタ３２のドレイン端子と接続されている。これにより、トランジスタ３１およびトランジスタ３２は、それぞれダイオード接続されている。第１の実施形態においてトランジスタ３１およびトランジスタ３２は、「第１トランジスタ」に相当する。
（【００１１】以降は省略されています）

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