特許ウォッチ

公開番号2025158928
公報種別公開特許公報(A)
公開日2025-10-17
出願番号2025043002
出願日2025-03-18
発明の名称半導体装置
出願人サムスンエレクトロニクスカンパニーリミテッド
代理人弁理士法人ITOH
主分類H10D 84/85 20250101AFI20251009BHJP()
要約【課題】設計自由度及び集積度が向上した裏面電源供給ネットワークを含む半導体装置を提供する。
【解決手段】第1～第3単位セル領域及びタップセル領域を含む半導体装置であって、単位セル領域UCは、互いに反対側となる第1・第2面を含む基板、第1面上にて第1・第3単位セル領域に接続されるビット線BL、第1・第3単位セル領域に接続される相補ビット線/BL、第2面上にて第1・第2単位セル領域に接続されるワード線WLを含み、単位セル領域(UC)は、ラッチ回路を構成する第1インバータINV1及び第2インバータINV2と、第1インバータの出力ノードとビット線を接続する第1パストランジスタPS1と、第2インバータの出力ノードと相補ビット線を接続する第2パストランジスタPS2と、を含み、タップセル領域は、第1パストランジスタ及び第2パストランジスタのゲート並びにワード線を電気的に接続する。
【選択図】図2
特許請求の範囲【請求項１】
互いに反対側となる第１面および第２面を含む基板と、
前記第１面上の、第１方向に並んで延びる第１および第２活性パターンと、
前記第１および第２活性パターン上の、前記第１方向に沿って順に配列され、前記第１方向と交差する第２方向に並んで延びる第１ないし第４ゲート構造体と、
前記第１ゲート構造体と前記第２ゲート構造体の間の、前記第１活性パターンと前記第２活性パターンを接続する第１ソース／ドレインコンタクトと、
前記第３ゲート構造体と前記第４ゲート構造体の間の、前記第１活性パターンと前記第２活性パターンを接続する第２ソース／ドレインコンタクトと、
第３ソース／ドレインコンタクトであって、前記第１ソース／ドレインコンタクトとの間には前記第１ゲート構造体が介在され、前記第３ソース／ドレインコンタクトは、前記第１活性パターンと接続される、第３ソース／ドレインコンタクトと、
第４ソース／ドレインコンタクトであって、前記第２ソース／ドレインコンタクトとの間には前記第４ゲート構造体が介在され、前記第４ソース／ドレインコンタクトは、前記第１活性パターンと接続される、第４ソース／ドレインコンタクトと、
前記第１面上の、前記第１方向に延び、前記第３ソース／ドレインコンタクトと接続される第１前面配線パターンと、
前記第１面上の、前記第１方向に延び、前記第２ゲート構造体と前記第２ソース／ドレインコンタクトを接続する第２前面配線パターンと、
前記第１面上の、前記第１方向に延び、前記第３ゲート構造体と前記第１ソース／ドレインコンタクトを接続する第３前面配線パターンと、
前記第１面上の、前記第１方向に延び、前記第４ソース／ドレインコンタクトと接続される第４前面配線パターンと、
前記第２面上の、前記第１方向に延び、前記第２ゲート構造体と前記第３ゲート構造体の間の前記第１活性パターンと接続される第１裏面配線パターンと、
前記第２面上の、前記第１方向に延び、前記第２ゲート構造体と前記第３ゲート構造体の間の前記第２活性パターンと接続される第２裏面配線パターンと、
前記第２面上の、前記第２方向に延び、前記第１ゲート構造体および前記第４ゲート構造体に共通に接続される第３裏面配線パターンと、
を含む、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第１面上の、前記第１方向に延び、前記第１ゲート構造体と前記第４ゲート構造体を接続する第５前面配線パターンと、
前記第１ゲート構造体と前記第４ゲート構造体の間の、前記基板を貫通して前記第３裏面配線パターンと前記第５前面配線パターンを接続する貫通コンタクトをさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記貫通コンタクトは、前記第１方向で前記第２ゲート構造体および前記第３ゲート構造体と重ならない、請求項２に記載の半導体装置。
【請求項４】
前記基板は、前記第２方向に沿って配列される第１領域および第２領域を含み、
前記第１および第２活性パターンは、前記第１領域上に配置され、
前記第５前面配線パターンは、前記第２領域上に配置され、
前記第１ゲート構造体および前記第４ゲート構造体は、前記第１領域および前記第２領域にわたって前記第２方向に延びる、請求項２に記載の半導体装置。
【請求項５】
前記基板を貫通して、前記第２ゲート構造体と前記第３ゲート構造体の間の前記第１活性パターンと前記第１裏面配線パターンを接続する第１裏面ソース／ドレインコンタクトと、
前記基板を貫通して、前記第２ゲート構造体と前記第３ゲート構造体の間の前記第２活性パターンと前記第２裏面配線パターンを接続する第２裏面ソース／ドレインコンタクトをさらに含む、請求項１に記載の半導体装置。
【請求項６】
前記第１ないし第４前面配線パターンは、互いに同じレベルに配置される、請求項１に記載の半導体装置。
【請求項７】
前記第１ないし第４前面配線パターンは、前記第２方向に沿って順に配列される、請求項６に記載の半導体装置。
【請求項８】
前記第１および第２裏面配線パターンは、互いに同じレベルに配置される、請求項１に記載の半導体装置。
【請求項９】
前記第３裏面配線パターンは、前記第１および第２裏面配線パターンよりも前記第２面から離隔される、請求項８に記載の半導体装置。
【請求項１０】
前記第１裏面配線パターンに第１電源電圧が印加され、
前記第２裏面配線パターンに前記第１電源電圧と異なる第２電源電圧が印加される、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体装置に関する。より具体的には、本発明は、裏面電源供給ネットワーク（ＢａｃｋｓｉｄｅＰｏｗｅｒＤｅｌｉｖｅｒｙＮｅｔｗｏｒｋ；ＢＳＰＤＮ）を含む半導体装置に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
半導体装置は、小型化、多機能化および／または低い製造単価などの特性により、電子産業において重要な要素として脚光を浴びている。半導体装置は、ロジックデータを保存する半導体記憶装置、ロジックデータを演算処理する半導体ロジック装置、および記憶素子とロジック素子とを含むハイブリッド（ｈｙｂｒｉｄ）半導体装置などに区分することができる。
【０００３】
電子産業が高度に発展するにつれ、半導体装置の特性に対する要求がますます増加している。例えば、半導体装置に対する高信頼性、高速化および／または多機能化などへの要求がますます高まっている。このような要求される特性を満たすために、半導体装置内の構造が複雑化され、高集積化されつつある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、設計自由度および集積度が向上した半導体装置を提供することにある。
【０００５】
本発明の技術的課題は以上に述べた技術的課題に制限されず、言及されていない、および他の技術的課題は、以下の記載から当業者に明確に理解される。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するためのいくつかの実施形態による半導体装置は、互いに反対側となる第１面および第２面を含む基板、第１面上に、第１方向に並んで延びる第１および第２活性パターン、第１および第２活性パターン上の、第１方向に沿って順に配列され、第１方向と交差する第２方向に並んで延びる第１ないし第４ゲート構造体、第１ゲート構造体と第２ゲート構造体の間の、第１活性パターンと第２活性パターンを接続する第１ソース／ドレインコンタクト、第３ゲート構造体と第４ゲート構造体の間の、第１活性パターンと第２活性パターンを接続する第２ソース／ドレインコンタクト、第３ソース／ドレインコンタクトであって、第１ソース／ドレインコンタクトとの間には第１ゲート構造体が介在し、前記第３ソース／ドレインコンタクトは、第１活性パターンと接続される、第３ソース／ドレインコンタクト、第４ソース／ドレインコンタクトであって、第２ソース／ドレインコンタクトとの間には第４ゲート構造体が介在し、前記第４ソース／ドレインコンタクトは、第１活性パターンと接続される、第４ソース／ドレインコンタクト、第１面上の、第１方向に延び、第３ソース／ドレインコンタクトと接続される第１前面配線パターン、第１面上の、第１方向に延び、第２ゲート構造体と第２ソース／ドレインコンタクトを接続する第２前面配線パターン、第１面上の、第１方向に延び、第３ゲート構造体と第１ソース／ドレインコンタクトを接続する第３前面配線パターン、第１面上の、第１方向に延び、第４ソース／ドレインコンタクトと接続される第４前面配線パターン、第２面上の、第１方向に延び、第２ゲート構造体と第３ゲート構造体の間の第１活性パターンと接続される第１裏面配線パターン、第２面上の、第１方向に延び、第２ゲート構造体と第３ゲート構造体の間の第２活性パターンと接続される第２裏面配線パターン、ならびに第２面上の、第２方向に延び、第１ゲート構造体および第４ゲート構造体に共通に接続される第３裏面配線パターンを含む。
【０００７】
前記技術的課題を達成するためのいくつかの実施形態による半導体装置は、第１方向に沿って配列される第１領域および第２領域を含む半導体装置であって、互いに反対側となる第１面および第２面を含む基板、第１領域の第１面上の、第１方向と交差する第２方向に並んで延びる第１および第２活性パターン、第１および第２活性パターン上の、第２方向に沿って順に配列され、第１方向に並んで延びる第１ないし第４ゲート構造体、第１領域の第１面上の、第２方向に延び、第１ゲート構造体の一側上の第１活性パターンと接続される第１前面配線パターン、第１領域の第１面上の、第２方向に延び、第４ゲート構造体の一側上の第１活性パターンと接続される第２前面配線パターン、第２領域の第１面上の、第２方向に延び、第１ゲート構造体と第４ゲート構造体を接続する第３前面配線パターン、第１領域の第２面上の、第２方向に延び、第２ゲート構造体と第３ゲート構造体の間の第１活性パターンと接続される第１裏面配線パターン、第１領域の第２面上の、第２方向に延び、第２ゲート構造体と第３ゲート構造体の間の第２活性パターンと接続される第２裏面配線パターン、第１領域および第２領域の第２面上の、第１方向に延びる第３裏面配線パターン、ならびに第２領域の基板を貫通して、第３前面配線パターンと第３裏面配線パターンを接続する貫通コンタクトを含む。
【０００８】
前記技術的課題を達成するためのいくつかの実施形態による半導体装置は、第１単位セル領域と、第１方向で第１単位セル領域に隣接する第２単位セル領域と、第１方向と交差する第２方向で第１単位セル領域に隣接する第３単位セル領域と、第１単位セル領域と第１方向に沿って配列されるタップセル領域と、を含む半導体装置であって、互いに反対側となる第１面および第２面を含む基板、第１面上の、第２方向に延び、第１および第３単位セル領域に共通に接続されるビット線、第１面上の、第２方向に延び、第１および第３単位セル領域に共通に接続される相補ビット線、ならびに第２面上の、第１方向に延び、第１および第２単位セル領域に共通に接続されるワード線を含み、それぞれの第１ないし第３単位セル領域は、一つのラッチ回路を構成する第１および第２インバータと、第１インバータの出力ノードとビット線を接続する第１パストランジスタと、第２インバータの出力ノードと相補ビット線を接続する第２パストランジスタと、を含み、タップセル領域は、第１パストランジスタのゲート、第２パストランジスタのゲートおよびワード線を電気的に接続する。
【０００９】
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１０】
いくつかの実施形態による半導体装置を説明するための例示的なブロック図である。
いくつかの実施形態による半導体装置の単位セル領域を説明するための回路図である。
いくつかの実施形態による半導体装置の単位セル領域を説明するための例示的なレイアウト図である。
図３のＡ－Ａに沿って切断した概略的な断面図である。
図３のＢ－Ｂに沿って切断した概略的な断面図である。
図３のＣ－Ｃに沿って切断した概略的な断面図である。
図３のＤ－Ｄに沿って切断した概略的な断面図である。
いくつかの実施形態による半導体装置のタップセル領域を説明するための例示的なレイアウト図である。
図８のＥ－Ｅに沿って切断した概略的な断面図である。
いくつかの実施形態による半導体装置の単位セル領域を説明するための例示的なレイアウト図である。
いくつかの実施形態による半導体装置を説明するための例示的なブロック図である。
いくつかの実施形態による半導体装置を説明するための回路図である。
図１２の半導体装置を説明するための例示的なレイアウトである。
図１２の半導体装置を説明するための例示的なレイアウトである。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許