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公開番号2025141487
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024041443
出願日2024-03-15
発明の名称コンパレータ回路
出願人国立大学法人東京大学,株式会社ジーダット
代理人個人
主分類H03K 5/08 20060101AFI20250919BHJP(基本電子回路)
要約【課題】低消費電力で高速に動作可能なコンパレータ回路を提供する。
【解決手段】コンパレータ回路100は、差動入力電圧Vinを複数N個の基準電圧と比較する。入力差動対102は、ゲートが差動入力端子の一方と接続され、ソースがスイッチSW1と接続された第1トランジスタM1と、ゲートが差動入力端子の他方と接続され、ソースがスイッチSW1と接続された第2トランジスタM2と、を含む。N個の比較部104は、複数の基準電圧に対応している。各比較部104は。第1容量Cp、第2容量Cnを含む。第1容量Cp、第2容量Cnは、第3トランジスタM3および第4トランジスタM4を含むカスコード回路120を介して入力差動対102と接続される。
【選択図】図1
特許請求の範囲【請求項１】
差動入力電圧を複数Ｎ個の基準電圧と比較するコンパレータ回路であって、
前記差動入力電圧を受ける差動入力端子と、
スイッチと、
ゲートが前記差動入力端子の一方と接続され、ソースが前記スイッチと接続された第１トランジスタと、ゲートが前記差動入力端子の他方と接続され、ソースが前記スイッチと接続された第２トランジスタと、を含む入力差動対と、
前記複数Ｎ個の基準電圧に対応する複数Ｎ個の比較部と、
を備え、
各比較部は、
第１容量と、
第２容量と、
前記第１容量および前記第２容量の電荷をリセットするリセット回路と、
前記第１容量と前記第１トランジスタの間に接続された第３トランジスタおよび前記第２容量と前記第２トランジスタの間に接続された第４トランジスタを含むカスコード回路と、
前記第１容量および前記第２容量に発生する電圧を受けるラッチ回路と、
を含み、ｉ番目（１≦ｉ≦Ｎ）の比較部の第３トランジスタおよび第４トランジスタのゲートには、ｉ番目の基準電圧を規定する差動バイアス電圧が印加されていることを特徴とするコンパレータ回路。
続きを表示（約 210 文字）【請求項２】
前記第１トランジスタと前記第２トランジスタそれぞれのドレイン電圧をリセットするリセット回路をさらに備えることを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記比較部は、前記ラッチ回路に代えてまたは加えて設けられ、前記第１容量および前記第２容量に発生する電圧が変化する時間を測定する時間デジタル変換器を含むことを特徴とする請求項１または２に記載のコンパレータ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、コンパレータ回路に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体集積回路において、電圧コンパレータ（単にコンパレータ回路という）は、重要な基本要素である。フラッシュ型Ａ／Ｄコンバータなどのいくつかの用途では、共通の入力電圧が、異なる複数の基準電圧（しきい値電圧）と比較される。
【０００３】
この処理は、並列に並べた複数の電圧コンパレータによって実現できる。しかしながらこの場合、すべての電圧コンパレータが雑音要求を満たす必要があり、消費電力や入力容量が、基準電圧の数に比例して増加してしまう。
【０００４】
非特許文献１、２には、複数のコンパレータを並列に並べずに、入力電圧を複数の基準電圧と比較する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
Miyahara, M., Mano, I., Nakayama, M., Okada, K., & Matsuzawa, A. (2014, February). "22.6 A 2.2 GS/s 7b 27.4 mW time-based folding-flash ADC with resistively averaged voltage-to-time amplifiers". In 2014 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC) (pp. 388-389). IEEE.
Wang, J. C., & Kuo, T. H. (2023, February). "A 3mW 2.7 GS/s 8b Subranging ADC with Multiple-Reference-Reference-Embedded Comparators". In 2023 IEEE International Solid-State Circuits Conference (ISSCC) (pp. 276-278). IEEE.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
コンパレータの雑音と消費電力の大部分は、入力段によって決まる。非特許文献１では、入力段の出力に補完を行うことで、より多くの基準電圧との比較を行っている。この構成では入力段が最低２つ必要なことに加え、入力段の出力が時間領域であるため、１つの入力段が広い範囲の電圧で適切な動作点を維持することが困難であるため、1つの入力段に対する基準電圧の数は制限される。
【０００７】
また、非特許文献２の回路は、１つの入力段に複数のラッチ回路を直接接続する構成を採っている（非特許文献２）。この手法は、全てのラッチ回路の電流が入力段に流れるため、入力段を大きくする必要があり、入力容量が増加してしまう。また、入力段にはラッチ回路により入力電圧に対して非線形な電流が流れるため、ラッチ回路同士が干渉し、１つの入力段に対する基準電圧の数は制限される。
【０００８】
本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、低消費電力で高速に動作可能なコンパレータ回路の提供にある。
【課題を解決するための手段】
【０００９】
本開示のある態様は、差動入力電圧を複数Ｎ個の基準電圧と比較するコンパレータ回路に関する。コンパレータ回路は、差動入力電圧を受ける差動入力端子と、スイッチと、ゲートが差動入力端子の一方と接続され、ソースがスイッチと接続された第１トランジスタと、ゲートが差動入力端子の他方と接続され、ソースがスイッチと接続された第２トランジスタと、を含む入力差動対と、複数の基準電圧に対応する複数Ｎ個の比較部と、を備える。各比較部は、第１容量と、第２容量と、第１容量および第２容量の電荷をリセットするリセット回路と、第１容量と第１トランジスタの間に接続された第３トランジスタおよび第２容量と第２トランジスタの間に接続された第４トランジスタを含むカスコード回路と、第１容量および第２容量に発生する電圧を受けるラッチ回路と、を含む。ｉ番目（１≦ｉ≦Ｎ）の比較部の第３トランジスタおよび第４トランジスタのゲートには、ｉ番目の基準電圧を規定する差動バイアス電圧が印加されている。
【発明の効果】
【００１０】
本開示のある態様によれば、低雑音で高速に動作可能なコンパレータ回路を提供できる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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