特許ウォッチ

公開番号2025095411
公報種別公開特許公報(A)
公開日2025-06-26
出願番号2023211393
出願日2023-12-14
発明の名称ドハティ増幅回路および半導体装置
出願人住友電工デバイス・イノベーション株式会社
代理人弁理士法人片山特許事務所
主分類H03F 1/02 20060101AFI20250619BHJP(基本電子回路)
要約【課題】特性を向上させることが可能なドハティ増幅回路を提供する。
【解決手段】ドハティ増幅回路は、入力された入力信号を第1信号と第2信号に分配する分配器16と、前記第1信号を増幅し、増幅した信号を第4信号として出力するメインアンプ10と、前記第2信号を増幅し、増幅した信号を第5信号として出力する第1ピークアンプ12と、前記第4信号と前記第5信号とを合成し、合成した信号を出力信号として出力端子に出力する合成器と、前記分配器と前記メインアンプとの間に接続された第1整合回路30と、前記分配器と前記第1ピークアンプとの間に接続された第2整合回路31と、を備え、動作帯域において、前記分配器から前記第2整合回路を見たリターンロスの絶対値は、前記分配器から前記第1整合回路を見たリターンロスの絶対値より大きい。
【選択図】図13
特許請求の範囲【請求項１】
入力された入力信号を第１信号と第２信号に分配する分配器と、
前記第１信号を増幅し、増幅した信号を第４信号として出力するメインアンプと、
前記第２信号を増幅し、増幅した信号を第５信号として出力する第１ピークアンプと、
前記第４信号と前記第５信号とを合成し、合成した信号を出力信号として出力端子に出力する合成器と、
前記分配器と前記メインアンプとの間に接続された第１整合回路と、
前記分配器と前記第１ピークアンプとの間に接続された第２整合回路と、
を備え、
動作帯域において、前記分配器から前記第２整合回路を見たリターンロスの絶対値は、前記分配器から前記第１整合回路を見たリターンロスの絶対値より大きいドハティ増幅回路。
続きを表示（約 1,900 文字）【請求項２】
前記動作帯域の中心周波数の２倍の周波数において前記メインアンプから前記第１整合回路を見たインピーダンスは容量性であり、
前記中心周波数の２倍の周波数において前記第１ピークアンプから前記第２整合回路を見たインピーダンスは誘導性である請求項１に記載のドハティ増幅回路。
【請求項３】
前記第１整合回路は、第１端が前記分配器に電気的に接続され第２端が第１ノードに電気的に接続された第１インダクタと、第１端が前記第１ノードに電気的に接続され第２端が第２ノードに電気的に接続された第２インダクタと、第１端が前記第２ノードに電気的に接続され第２端が前記メインアンプに電気的に接続された第３インダクタと、前記第１ノードにシャント接続された第１キャパシタと、前記第２ノードにシャント接続された第２キャパシタと、を備える２段整合回路であり、
前記第２整合回路は、第１端が前記分配器に電気的に接続され第２端が第３ノードに電気的に接続された第４インダクタと、第１端が前記第３ノードに電気的に接続され第２端が前記第１ピークアンプに電気的に接続された第５インダクタと、前記第３ノードにシャント接続された第３キャパシタと、を備える１段整合回路である請求項１または請求項２に記載のドハティ増幅回路。
【請求項４】
前記動作帯域において、前記第３インダクタから前記メインアンプを見た第１インピーダンスの絶対値に対する前記第１インダクタから前記第１ノードを見た第２インピーダンスの絶対値の比を第１比とし、前記第２インピーダンスの絶対値に対する前記分配器から前記第１インダクタを見た第３インピーダンスの絶対値の比を第２比とし、前記第５インダクタから前記第１ピークアンプを見た第４インピーダンスの絶対値に対する前記第４インダクタから前記第３ノードを見た第５インピーダンスの絶対値の比を第３比とし、前記第５インピーダンスの絶対値に対する前記分配器から前記第４インダクタを見た第６インピーダンスの絶対値の比を第４比としたとき、
前記第２比に対する前記第１比の比は、前記第４比に対する前記第３比の比より大きい請求項３に記載のドハティ増幅回路。
【請求項５】
前記第２比は前記第１比より大きい請求項４に記載のドハティ増幅回路。
【請求項６】
第３信号を増幅し、増幅した信号を第６信号として出力する第２ピークアンプと、
前記分配器と前記第２ピークアンプとの間に接続された第３整合回路と、
を備え、
前記第２ピークアンプがオンする前記入力信号の入力電力は、前記第１ピークアンプがオンする前記入力電力より大きく、
前記分配器は、前記入力信号を前記第１信号と前記第２信号と前記第３信号に分配し、
前記合成器は、前記第４信号と前記第５信号と前記第６信号とを合成し、合成した信号を前記出力信号として前記出力端子に出力する請求項１または請求項２に記載のドハティ増幅回路。
【請求項７】
前記動作帯域において、前記分配器から前記第３整合回路を見たリターンロスの絶対値は、前記分配器から前記第１整合回路を見たリターンロスの絶対値より大きい請求項６に記載のドハティ増幅回路。
【請求項８】
前記動作帯域の中心周波数の２倍の周波数において前記メインアンプから前記第１整合回路を見たインピーダンスは容量性であり、
前記中心周波数の２倍の周波数において前記第１ピークアンプから前記第２整合回路を見たインピーダンスは誘導性であり、
前記中心周波数の２倍の周波数において前記第２ピークアンプから前記第３整合回路を見たインピーダンスは誘導性である請求項７に記載のドハティ増幅回路。
【請求項９】
前記動作帯域において、前記分配器から前記第３整合回路を見たリターンロスの絶対値は、前記分配器から前記第２整合回路を見たリターンロスの絶対値より小さい請求項６に記載のドハティ増幅回路。
【請求項１０】
前記動作帯域の中心周波数の２倍の周波数において前記メインアンプから前記第１整合回路を見たインピーダンスは容量性であり、
前記中心周波数の２倍の周波数において前記第１ピークアンプから前記第２整合回路を見たインピーダンスは誘導性であり、
前記中心周波数の２倍の周波数において前記第２ピークアンプから前記第３整合回路を見たインピーダンスは容量性である請求項９に記載のドハティ増幅回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、ドハティ増幅回路および半導体装置に関する。
続きを表示（約 5,100 文字）【背景技術】
【０００２】
メインアンプと２個以上のピークアンプを用いたＮ（Ｎは３以上）－ｗａｙドハティ増幅回路が知られている（例えば特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
米国特許第８０２２７６０号明細書
米国特許第１０６０１３７５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ドハティ増幅回路では、効率を向上させかつ歪を抑制することが求められている。
【０００５】
本開示は、上記課題に鑑みなされたものであり、特性を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、入力された入力信号を第１信号と第２信号に分配する分配器と、前記第１信号を増幅し、増幅した信号を第４信号として出力するメインアンプと、前記第２信号を増幅し、増幅した信号を第５信号として出力する第１ピークアンプと、前記第４信号と前記第５信号とを合成し、合成した信号を出力信号として出力端子に出力する合成器と、前記分配器と前記メインアンプとの間に接続された第１整合回路と、前記分配器と前記第１ピークアンプとの間に接続された第２整合回路と、を備え、動作帯域において、前記分配器から前記第２整合回路を見たリターンロスの絶対値は、前記分配器から前記第１整合回路を見たリターンロスの絶対値より大きいドハティ増幅回路である。
【０００７】
本開示の一実施形態は、ベース、第１入力リードおよび第２入力リードを備えるパッケージと、前記ベース上に搭載され、入力信号が分配された第１信号を増幅するメインアンプを備える第１半導体チップと、前記ベース上に搭載され、前記入力信号が分配された第２信号を増幅する第１ピークアンプを備える第２半導体チップと、前記ベース上に搭載され、第１端が前記ベースに電気的に接続された第１キャパシタと、前記ベース上に搭載され、第１端が前記ベースに電気的に接続された第２キャパシタと、前記ベース上に搭載され、第１端が前記ベースに電気的に接続された第３キャパシタと、第１端が前記第１入力リードに電気的に接続され、第２端が前記第１キャパシタの第２端に電気的に接続された第１インダクタと、第１端が前記第１キャパシタの前記第２端に電気的に接続され、第２端が前記第２キャパシタの第２端に電気的に接続された第２インダクタと、第１端が前記第３キャパシタの前記第２端に電気的に接続され、第２端が前記第１半導体チップの入力パッドに電気的に接続された第３インダクタと、第１端が前記第２入力リードに電気的に接続され、第２端が前記第３キャパシタの第２端に電気的に接続された第４インダクタと、第１端が前記第３キャパシタの前記第２端に電気的に接続され、第２端が前記第２半導体チップの入力パッドに電気的に接続された第５インダクタと、を備えるドハティ増幅回路用の半導体装置である。
【発明の効果】
【０００８】
本開示によれば、特性を向上させることができる。
【図面の簡単な説明】
【０００９】
図１は、実施例１に係るドハティ増幅回路のブロック図である。
図２は、実施例１における２段整合回路の回路図である。
図３は、実施例１における１段整合回路の回路図である。
図４は、実施例１における１段整合回路を用いた基本波のインピーダンス整合を示すスミスチャートである。
図５は、実施例１における１段整合回路を用いた２倍波のスミスチャートである。
図６は、トランジスタのゲートから前段を見たインピーダンスＺ６（２ｆ）の位相に対する効率を示す図である。
図７は、実施例１における２段整合回路を用いた２倍波のスミスチャートである。
図８は、実施例１における２段整合回路を用いた基本波のインピーダンス整合を示すスミスチャートである。
図９は、シミュレーションにおける周波数に対するＳ１１を示す図である。
図１０は、シミュレーションにおける周波数に対するＳ２１を示す図である。
図１１は、比較例１に係るドハティ増幅回路の一部の回路図である。
図１２は、比較例２に係るドハティ増幅回路の一部の回路図である。
図１３は、実施例１に係るドハティ増幅回路の一部の回路図である。
図１４は、実施例２に係るドハティ増幅回路の一部の回路図である。
図１５は、比較例１、２、実施例１および２における入力電力に対するゲインを示す図である。
図１６は、実施例３に係る半導体装置の平面図である。
図１７は、実施例３の変形例１に係る半導体装置の平面図である。
【発明を実施するための形態】
【００１０】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、入力された入力信号を第１信号と第２信号に分配する分配器と、前記第１信号を増幅し、増幅した信号を第４信号として出力するメインアンプと、前記第２信号を増幅し、増幅した信号を第５信号として出力する第１ピークアンプと、前記第４信号と前記第５信号とを合成し、合成した信号を出力信号として出力端子に出力する合成器と、前記分配器と前記メインアンプとの間に接続された第１整合回路と、前記分配器と前記第１ピークアンプとの間に接続された第２整合回路と、を備え、動作帯域において、前記分配器から前記第２整合回路を見たリターンロスの絶対値は、前記分配器から前記第１整合回路を見たリターンロスの絶対値より大きいドハティ増幅回路である。これにより、第１ピークアンプのゲインを向上させることができるため、歪みを抑制できる。よって、特性を向上できる。
（２）上記（１）において、前記動作帯域の中心周波数の２倍の周波数において前記メインアンプから前記第１整合回路を見たインピーダンスは容量性であり、前記中心周波数の２倍の周波数において前記第１ピークアンプから前記第２整合回路を見たインピーダンスは誘導性であってもよい。これにより、効率が向上するため、特性をより向上できる。
（３）上記（２）において、前記第１整合回路は、第１端が前記分配器に電気的に接続され第２端が第１ノードに電気的に接続された第１インダクタと、第１端が前記第１ノードに電気的に接続され第２端が第２ノードに電気的に接続された第２インダクタと、第１端が前記第２ノードに電気的に接続され第２端が前記メインアンプに電気的に接続された第３インダクタと、前記第１ノードにシャント接続された第１キャパシタと、前記第２ノードにシャント接続された第２キャパシタと、を備える２段整合回路であり、前記第２整合回路は、第１端が前記分配器に電気的に接続され第２端が第３ノードに電気的に接続された第４インダクタと、第１端が前記第３ノードに電気的に接続され第２端が前記第１ピークアンプに電気的に接続された第５インダクタと、前記第３ノードにシャント接続された第３キャパシタと、を備える１段整合回路であってもよい。これにより、特性をより向上できる。
（４）上記（３）において、前記動作帯域において、前記第３インダクタから前記メインアンプを見た第１インピーダンスの絶対値に対する前記第１インダクタから前記第１ノードを見た第２インピーダンスの絶対値の比を第１比とし、前記第２インピーダンスの絶対値に対する前記分配器から前記第１インダクタを見た第３インピーダンスの絶対値の比を第２比とし、前記第５インダクタから前記第１ピークアンプを見た第４インピーダンスの絶対値に対する前記第４インダクタから前記第３ノードを見た第５インピーダンスの絶対値の比を第３比とし、前記第５インピーダンスの絶対値に対する前記分配器から前記第４インダクタを見た第６インピーダンスの絶対値の比を第４比としたとき、前記第２比に対する前記第１比の比は、前記第４比に対する前記第３比の比より大きくてもよい。これにより、ピークアンプのゲインを向上できる。
（５）上記（４）において、前記第２比は前記第１比より大きくてもよい。これにより、メインアンプの効率を向上できる。
（６）上記（１）から（５）のいずれかにおいて、第３信号を増幅し、増幅した信号を第６信号として出力する第２ピークアンプと、前記分配器と前記第２ピークアンプとの間に接続された第３整合回路と、を備え、前記第２ピークアンプがオンする前記入力信号の入力電力は、前記第１ピークアンプがオンする前記入力電力より大きく、前記分配器は、前記入力信号を前記第１信号と前記第２信号と前記第３信号に分配し、前記合成器は、前記第４信号と前記第５信号と前記第６信号とを合成し、合成した信号を前記出力信号として前記出力端子に出力してもよい。これにより、ピークアンプが２個以上の場合に、特性を向上できる。
（７）上記（６）において、前記動作帯域において、前記分配器から前記第３整合回路を見たリターンロスの絶対値は、前記分配器から前記第１整合回路を見たリターンロスの絶対値より大きくてもよい。これにより、歪みをより抑制できる。
（８）上記（７）において、前記動作帯域の中心周波数の２倍の周波数において前記メインアンプから前記第１整合回路を見たインピーダンスは容量性であり、前記中心周波数の２倍の周波数において前記第１ピークアンプから前記第２整合回路を見たインピーダンスは誘導性であり、前記中心周波数の２倍の周波数において前記第２ピークアンプから前記第３整合回路を見たインピーダンスは誘導性であってもよい。これにより、歪みをより抑制できる。
（９）上記（６）において、前記動作帯域において、前記分配器から前記第３整合回路を見たリターンロスの絶対値は、前記分配器から前記第２整合回路を見たリターンロスの絶対値より小さくてもよい。これにより、効率を向上できる。
（１０）上記（９）において、前記動作帯域の中心周波数の２倍の周波数において前記メインアンプから前記第１整合回路を見たインピーダンスは容量性であり、前記中心周波数の２倍の周波数において前記第１ピークアンプから前記第２整合回路を見たインピーダンスは誘導性であり、前記中心周波数の２倍の周波数において前記第２ピークアンプから前記第３整合回路を見たインピーダンスは容量性であってもよい。これにより、効率をより向上できる。
（１１）本開示の一実施形態は、ベース、第１入力リードおよび第２入力リードを備えるパッケージと、前記ベース上に搭載され、入力信号が分配された第１信号を増幅するメインアンプを備える第１半導体チップと、前記ベース上に搭載され、前記入力信号が分配された第２信号を増幅する第１ピークアンプを備える第２半導体チップと、前記ベース上に搭載され、第１端が前記ベースに電気的に接続された第１キャパシタと、前記ベース上に搭載され、第１端が前記ベースに電気的に接続された第２キャパシタと、前記ベース上に搭載され、第１端が前記ベースに電気的に接続された第３キャパシタと、第１端が前記第１入力リードに電気的に接続され、第２端が前記第１キャパシタの第２端に電気的に接続された第１インダクタと、第１端が前記第１キャパシタの前記第２端に電気的に接続され、第２端が前記第２キャパシタの第２端に電気的に接続された第２インダクタと、第１端が前記第３キャパシタの前記第２端に電気的に接続され、第２端が前記第１半導体チップの入力パッドに電気的に接続された第３インダクタと、第１端が前記第２入力リードに電気的に接続され、第２端が前記第３キャパシタの第２端に電気的に接続された第４インダクタと、第１端が前記第３キャパシタの前記第２端に電気的に接続され、第２端が前記第２半導体チップの入力パッドに電気的に接続された第５インダクタと、を備えるドハティ増幅回路用の半導体装置である。これにより、特性を向上できる。
（【００１１】以降は省略されています）

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