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公開番号2025083352
公報種別公開特許公報(A)
公開日2025-05-30
出願番号2025024781,2023544700
出願日2025-02-19,2021-11-19
発明の名称薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイス
出願人華為技術有限公司,HUAWEI TECHNOLOGIES CO.,LTD.
代理人弁理士法人ITOH
主分類H10D 86/40 20250101AFI20250523BHJP()
要約【課題】本願の実施形態は、薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイスを提供し、メモリ技術の分野に関し、薄膜トランジスタのサイズを低減し、面積利用率を改善し、ルーティングの困難性を低減する。
【解決手段】薄膜トランジスタは、ゲートと、第1の電極と、第2の電極と、第1の誘電体層と、第2の誘電体層と、半導体層とを含む。ゲートは、上部に位置するゲート基部と、ゲート基部から底部に延びるゲート本体とを含む。第1の電極は、底部に位置する。第2の電極は、第1の電極とゲート基部との間に位置する。第1の誘電体層は、第2の電極と第1の電極との間に配置され、第1の誘電体層は、第1の電極を第2の電極から分離するように構成される。第2の誘電体層は、ゲート基部の表面およびゲート本体の表面を覆う。半導体層は、ゲート本体の側面に沿って配置され、第2の誘電体層は、半導体層をゲートから分離する。第1の電極および第2の電極は、それぞれ半導体層に電気的に接続されている。
【選択図】図9
特許請求の範囲【請求項１】
薄膜トランジスタであって：
上部に位置するゲート基部および該ゲート基部から底部に延びるゲート本体とを含むゲートと；
前記底部に位置する第1の電極と；
前記第1の電極と前記ゲート基部との間に位置する第2の電極と；
前記第2の電極と前記第1の電極との間に配置される第1の誘電体層であって、前記第1の誘電体層は、前記第2の電極を前記第1の電極から分離するように構成される、第1の誘電体層と；
前記ゲート本体の側面に沿って配置される半導体層と；
前記半導体層を前記ゲートから分離するとともに前記第2の電極を前記ゲート基部から分離する第2の誘電体層とを有しており、
前記第2の電極は前記第1の誘電体層と前記第2の誘電体層の間に位置し、
前記第1の電極および前記第2の電極は、それぞれ前記半導体層に電気的に接続されている、
薄膜トランジスタ。
続きを表示（約 75 文字）【請求項２】
前記半導体層は、前記ゲート本体と前記第1の電極との間に位置する延長部分をさらに含む、請求項１に記載の薄膜トランジスタ。

発明の詳細な説明【技術分野】
【０００１】
技術分野
続きを表示（約 1,700 文字）【０００２】
本願は、メモリ技術の分野に関し、特に、薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイスに関する。
【背景技術】
【０００３】
薄膜トランジスタ（thin film transistor、TFT）は、漏れ電流が小さく、成長温度が低く、移動度が高いという利点を有するため、薄膜トランジスタは、メモリなどのさまざまなデバイスに広く用いられてきた。
【０００４】
既存の薄膜トランジスタの構造を図1に示す。薄膜トランジスタ10は、基板101上に配置された半導体層（活性層と称されることもある）102と、半導体層102上に配置され、半導体層102と接触するソース103およびドレイン104と、半導体層102上に配置されたゲート絶縁層105と、ゲート絶縁層105上に配置されたゲート106とを含む。
【０００５】
既存の薄膜トランジスタ10の半導体層102は、ゲート106に平行な平面に沿って広がり、ソース103およびドレイン104は同じ層に位置するので、薄膜トランジスタ10のサイズは比較的大きく、面積利用率は低い。加えて、ソース電極103およびドレイン電極104が同じ層に位置するので、ソース電極103に電気的に接続された信号線およびドレイン電極104に電気的に接続された信号線の引き回し中に短絡が容易に発生し、これは引き回しに寄与せず、プロセスの難しさを増加させる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願の実施形態は、薄膜トランジスタのサイズを小さくし、面積利用率を改善し、引き回しの困難を低減するための薄膜トランジスタおよび製造方法、メモリおよび製造方法、ならびに電子デバイスを提供する。
【課題を解決するための手段】
【０００７】
前述の目的を達成するために、本願は、以下の技術的解決策を使用する。
【０００８】
第1の側面によれば、薄膜トランジスタが提供される。薄膜トランジスタは、ゲートと、第1の電極と、第2の電極と、第1の誘電体層と、第2の誘電体層と、半導体層とを含む。ゲートは、上部に位置するゲート基部と、ゲート基部から底部に延びるゲート本体とを含む。第1の電極は、底部に位置する。第2の電極は、第1の電極とゲート基部との間に位置する。第1の誘電体層は、第2の電極と第1の電極との間に配置され、第1の誘電体層は、第1の電極を第2の電極から分離するように構成される。半導体層は、ゲート本体の側面に沿って配置され、第2の誘電体層は、半導体層をゲートから分離する。第1の電極および第2の電極は、それぞれ半導体層に電気的に接続されている。
【０００９】
従来技術と比較して、半導体層は、ゲートに平行な平面に沿って配置され（従来技術におけるゲートは、本願のこの実施形態におけるゲート基部と等価である）、第2の電極および第1の電極は、同じ層に配置される。本願のこの実施形態では、半導体層はゲート本体の側面に沿って配置され、第1の電極は底部に位置し、第2の電極は第1の電極とゲート基部との間に位置し、第1の電極および第2の電極はそれぞれ半導体層に電気的に接続される。したがって、本願のこの実施形態において提供される薄膜トランジスタは、ゲート基部に平行な平面上で比較的小さいサイズを有する。したがって、本願のこの実施形態では、薄膜トランジスタのサイズが縮小され、面積利用率が改善される。加えて、本願のこの実施形態における薄膜トランジスタの第2の電極および第1の電極が異なる層に位置するので、第2の電極に電気的に接続された信号線および第1の電極に電気的に接続された信号線の引き回し中に発生する短絡を回避することができ、それによってプロセスの困難さを低減する。
【００１０】
ある可能な実装では、第2の電極は、ゲート基部の近くに配置される。これにより、第1の電極および第2の電極が製造される際に、第1の電極と第2の電極とが直接導通することを回避することができる。
（【００１１】以降は省略されています）

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