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公開番号2025081154
公報種別公開特許公報(A)
公開日2025-05-27
出願番号2023194732
出願日2023-11-15
発明の名称半導体装置
出願人住友電工デバイス・イノベーション株式会社
代理人弁理士法人片山特許事務所
主分類H10D 30/87 20250101AFI20250520BHJP()
要約【課題】特性の劣化を抑制することができる半導体装置を提供する。
【解決手段】半導体装置100は、基板10と、複数の第1ソース電極12a、複数の第1ドレイン電極16a及び複数の第1ゲート電極14a、14bを備える第1FET群30aと、第1方向Xに交差する第2方向Yから見て第1FET群と重なり、複数の第2ソース電極12b、複数の第2ドレイン電極16b及び複数の第2ゲート電極14bを備え備える第2FET群30bと、複数の第1、第2ゲート電極と電気的に接続する複数の第1ゲートパッド34と、複数の第1ドレイン電極と複数の第2ドレイン電極とをそれぞれ電気的に接続し、第1FET群と第2FET群との間において、複数の第1ゲートパッドと交互に主面に設けられた複数のドレイン配線26と、複数の第1ドレイン電極に電気的に接続され、複数の第1ゲートパッドとで第1FET群を挟むドレインパッド36と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
主面と前記主面と対向する裏面とを有する基板と、
第１方向に配列された複数の第１ソース電極と、複数の第１ドレイン電極と、複数の第１ゲート電極と、を備え、前記主面に設けられた第１ＦＥＴ群と、
前記第１方向に交差する第２方向から見て前記第１ＦＥＴ群と重なり、複数の第２ソース電極と、複数の第２ドレイン電極と、複数の第２ゲート電極と、を備え、前記主面に設けられた第２ＦＥＴ群と、
前記複数の第１ゲート電極および前記複数の第２ゲート電極と電気的に接続し、前記第１ＦＥＴ群と前記第２ＦＥＴ群との間の前記主面に設けられた複数の第１ゲートパッドと、
前記複数の第１ドレイン電極と前記複数の第２ドレイン電極とをそれぞれ電気的に接続し、前記第１ＦＥＴ群と前記第２ＦＥＴ群との間において、前記複数の第１ゲートパッドと交互に前記主面に設けられた複数のドレイン配線と、
前記複数の第１ドレイン電極に電気的に接続され、前記複数の第１ゲートパッドとで前記第１ＦＥＴ群を挟むドレインパッドと、
を備える半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記裏面に設けられ、前記基板の厚さ方向から見て前記複数の第１ソース電極にそれぞれ重なる複数の第１ビアホールをそれぞれ介し前記複数の第１ソース電極に電気的に接続され、前記基板の厚さ方向から見て前記複数の第２ソース電極にそれぞれ重なる複数の第２ビアホールをそれぞれ介し前記複数の第２ソース電極に電気的に接続された裏面金属層を備える請求項１に記載の半導体装置。
【請求項３】
前記第１ＦＥＴ群および前記第２ＦＥＴ群は、前記主面が活性化された第１活性領域および第２活性領域にそれぞれ設けられ、前記複数の第１ゲートパッドは前記主面が不活性化され前記第１活性領域と前記第２活性領域との間に設けられた不活性領域に設けられている請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１ＦＥＴ群と前記第２ＦＥＴ群との間における前記複数のドレイン配線の前記第１方向における幅は、前記複数の第１ドレイン電極の前記第１方向における幅および前記複数の第２ドレイン電極の前記第１方向における幅より小さい請求項１または請求項２に記載の半導体装置。
【請求項５】
前記複数の第１ゲートパッドとで前記第２ＦＥＴ群を挟み前記主面に設けられ、前記複数の第２ゲート電極に電気的に接続された第２ゲートパッドを備える請求項１または請求項２に記載の半導体装置。
【請求項６】
前記複数の第１ソース電極の各々は、第１部分と、前記第２方向から見て前記第１部分と重なり前記第１部分と対応する前記第１ゲートパッドとの間に設けられ前記第１方向に配列する第２部分および第３部分と、を備え、
前記第１ＦＥＴ群は、前記第２部分と前記第３部分との間に設けられ、対応する第１ゲート電極と対応する前記第１ゲートパッドとを電気的に接続する複数の第１ゲート配線を備える請求項１または請求項２に記載の半導体装置。
【請求項７】
前記複数の第２ソース電極の各々は、第４部分と、前記第２方向から見て前記第４部分と重なり前記第４部分と対応する第２ゲートパッドとの間に設けられ前記第１方向に配列する第５部分および第６部分と、を備え、
前記第２ＦＥＴ群は、前記第５部分と前記第６部分との間に設けられ、対応する第２ゲート電極と前記対応する第２ゲートパッドとを電気的に接続する複数の第２ゲート配線を備える請求項６に記載の半導体装置。
【請求項８】
前記複数の第１ソース電極および前記複数の第２ソース電極に前記主面において電気的に接続され、前記第１ＦＥＴ群と前記第２ＦＥＴ群とを囲むガードリングを備える請求項１または請求項２に記載の半導体装置。
【請求項９】
ベースと、
前記ベース上に搭載され、前記基板を有する半導体チップと、
前記第１ゲートパッドに接続され、前記第２方向に延伸する第１ボンディングワイヤと、
前記ドレインパッドに接続され、前記第２方向の反対方向に延伸する第２ボンディングワイヤと、
を備える請求項１または請求項２に記載の半導体装置。
【請求項１０】
ベースと、
前記ベース上に搭載され、前記基板を有する半導体チップと、
前記第１ゲートパッドに接続され、前記第２方向に延伸する第１ボンディングワイヤと、
前記ドレインパッドに接続され、前記第２方向の反対方向に延伸する第２ボンディングワイヤと、
前記第２ゲートパッドに接続され、前記第２方向に延伸する第３ボンディングワイヤと、
を備える請求項５に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 4,200 文字）【背景技術】
【０００２】
ソース電極、ゲート電極およびドレイン電極を有する電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が知られている。ＦＥＴを電極の並列方向に複数配列させたＦＥＴ群を、電極の延伸方向に２個配置することが知られている。ＦＥＴ群の間に、ゲート電極に接続されるゲートパッドおよびドレイン電極に接続されるドレインパッドを設けることが知られている（例えば特許文献１、２）
【先行技術文献】
【特許文献】
【０００３】
特開平５－２５２０３６号公報
米国特許第１１４１７７４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ゲートパッドとドレインパッドとが隣接するため、ゲート・ドレイン寄生容量が生じる。このためＦＥＴの特性が劣化してしまう。
【０００５】
本開示は、上記課題に鑑みなされたものであり、特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、主面と前記主面と対向する裏面とを有する基板と、第１方向に配列された複数の第１ソース電極と、複数の第１ドレイン電極と、複数の第１ゲート電極と、を備え、前記主面に設けられた第１ＦＥＴ群と、前記第１方向に交差する第２方向から見て前記第１ＦＥＴ群と重なり、複数の第２ソース電極と、複数の第２ドレイン電極と、複数の第２ゲート電極と、を備え、前記主面に設けられた第２ＦＥＴ群と、前記複数の第１ゲート電極および前記複数の第２ゲート電極と電気的に接続し、前記第１ＦＥＴ群と前記第２ＦＥＴ群との間の前記主面に設けられた複数の第１ゲートパッドと、前記複数の第１ドレイン電極と前記複数の第２ドレイン電極とをそれぞれ電気的に接続し、前記第１ＦＥＴ群と前記第２ＦＥＴ群との間において、前記複数の第１ゲートパッドと交互に前記主面に設けられた複数のドレイン配線と、前記複数の第１ドレイン電極に電気的に接続され、前記複数の第１ゲートパッドとで前記第１ＦＥＴ群を挟むドレインパッドと、を備える半導体装置である。
【発明の効果】
【０００７】
本開示によれば、特性の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
図１は、実施例１における半導体装置の平面図である。
図２は、実施例１における半導体装置の平面図である。
図３は、実施例１に係る半導体装置の拡大平面図である。
図４は、図３のそれぞれＡ－Ａ断面図である。
図５は、図３のそれぞれＢ－Ｂ断面図である。
図６は、図３のそれぞれＣ－Ｃ断面図である。
図７は、図３のそれぞれＤ－Ｄ断面図である。
図８は、比較例１に係る半導体装置の平面図である。
図９は、比較例２に係る半導体装置の平面図である。
図１０は、実施例１の変形例１に係る半導体装置の拡大平面図である。
図１１は、実施例１の変形例２に係る半導体装置の平面図である。
図１２は、実施例１の変形例３に係る半導体装置の平面図である。
図１３は、実施例１の変形例４に係る半導体装置の平面図である。
図１４は、実施例１の変形例５に係る半導体装置の平面図である。
図１５は、実施例２における半導体装置の平面図である。
図１６は、図１５の等価回路図である。
図１７は、実施例２の変形例１における半導体装置の平面図である。
図１８は、図１７の等価回路図である。
図１９は、比較例３に係る半導体装置の平面図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、主面と前記主面と対向する裏面とを有する基板と、第１方向に配列された複数の第１ソース電極と、複数の第１ドレイン電極と、複数の第１ゲート電極と、を備え、前記主面に設けられた第１ＦＥＴ群と、前記第１方向に交差する第２方向から見て前記第１ＦＥＴ群と重なり、複数の第２ソース電極と、複数の第２ドレイン電極と、複数の第２ゲート電極と、を備え、前記主面に設けられた第２ＦＥＴ群と、前記複数の第１ゲート電極および前記複数の第２ゲート電極と電気的に接続し、前記第１ＦＥＴ群と前記第２ＦＥＴ群との間の前記主面に設けられた複数の第１ゲートパッドと、前記複数の第１ドレイン電極と前記複数の第２ドレイン電極とをそれぞれ電気的に接続し、前記第１ＦＥＴ群と前記第２ＦＥＴ群との間において、前記複数の第１ゲートパッドと交互に前記主面に設けられた複数のドレイン配線と、前記複数の第１ドレイン電極に電気的に接続され、前記複数の第１ゲートパッドとで前記第１ＦＥＴ群を挟むドレインパッドと、を備える半導体装置である。これにより、ゲート・ドレイン容量を抑制できる。よって、高周波特性を向上できる。
（２）上記（１）において、前記裏面に設けられ、前記基板の厚さ方向から見て前記複数の第１ソース電極にそれぞれ重なる複数の第１ビアホールをそれぞれ介し前記複数の第１ソース電極に電気的に接続され、前記基板の厚さ方向から見て前記複数の第２ソース電極にそれぞれ重なる複数の第２ビアホールをそれぞれ介し前記複数の第２ソース電極に電気的に接続された裏面金属層を備えてもよい。これにより、ソースインダクタンスを抑制して、高周波特性を向上できる。
（３）上記（１）または（２）において、前記第１ＦＥＴ群および前記第２ＦＥＴ群は、前記主面が活性化された第１活性領域および第２活性領域にそれぞれ設けられ、前記複数の第１ゲートパッドは前記主面が不活性化され前記第１活性領域と前記第２活性領域との間に設けられた不活性領域に設けられていてもよい。これにより、ゲート・ソース容量を抑制して、高周波特性を向上できる。
（４）上記（１）から（３）のいずれかにおいて、前記第１ＦＥＴ群および前記第２ＦＥＴ群との間における前記複数のドレイン配線の前記第１方向における幅は、前記複数の第１ドレイン電極の前記第１方向における幅および前記複数の第２ドレイン電極の前記第１方向における幅より小さくてもよい。これにより、ゲート・ドレイン容量を抑制して、高周波特性を向上できる。
（５）上記（１）から（４）のいずれかにおいて、前記複数の第１ゲートパッドとで前記第２ＦＥＴ群を挟み前記主面に設けられ、前記複数の第２ゲート電極に電気的に接続された第２ゲートパッドを備えてもよい。これにより、２箇所においてボンディングワイヤを接合できる。
（６）上記（１）から（５）のいずれかにおいて、前記複数の第１ソース電極の各々は、第１部分と、前記第２方向から見て前記第１部分と重なり前記第１部分と対応する前記第１ゲートパッドとの間に設けられ前記第１方向に配列する第２部分および第３部分と、を備え、前記第１ＦＥＴ群は、前記第２部分と前記第３部分との間に設けられ、対応する第１ゲート電極と対応する前記第１ゲートパッドとを電気的に接続する複数の第１ゲート配線を備えてもよい。これにより、ゲート抵抗を抑制して、高周波特性を向上できる。
（７）上記（６）において、前記複数の第２ソース電極の各々は、第４部分と、前記第２方向から見て前記第４部分と重なり前記第４部分と対応する第２ゲートパッドとの間に設けられ前記第１方向に配列する第５部分および第６部分と、を備え、前記第２ＦＥＴ群は、前記第５部分と前記第６部分との間に設けられ、対応する第２ゲート電極と前記対応する第２ゲートパッドとを電気的に接続する複数の第２ゲート配線を備えてもよい。これにより、ゲート抵抗を抑制して、高周波特性を向上できる。
（８）上記（１）から（７）のいずれかにおいて、前記複数の第１ソース電極および前記複数の第２ソース電極に前記主面において電気的に接続され、前記第１ＦＥＴ群と前記第２ＦＥＴ群とを囲むガードリングを備えてもよい。これにより、第１ＦＥＴ群および第２ＦＥＴ群をシールドすることができる。
（９）上記（１）から（８）のいずれかにおいて、ベースと、前記ベース上に搭載され、前記基板を有する半導体チップと、前記第１ゲートパッドに接続され、前記第２方向に延伸する第１ボンディングワイヤと、前記ドレインパッドに接続され、前記第２方向の反対方向に延伸する第２ボンディングワイヤと、を備えてもよい。これにより、第１ＦＥＴ群および第２ＦＥＴ群に高周波信号が均等に入力する。
（１０）上記（５）において、ベースと、前記ベース上に搭載され、前記基板を有する半導体チップと、前記第１ゲートパッドに接続され、前記第２方向に延伸する第１ボンディングワイヤと、前記ドレインパッドに接続され、前記第２方向の反対方向に延伸する第２ボンディングワイヤと、前記第２ゲートパッドに接続され、前記第２方向に延伸する第３ボンディングワイヤと、を備えてもよい。これにより、異なる信号の干渉を抑制できる。
（１１）上記（１０）において、前記ベース上に搭載され、第１端が前記ベースに電気的に接続され、第２端に前記第１ボンディングワイヤが接続された第１キャパシタと、前記ベース上に搭載され、第１端が前記ベースに電気的に接続され、第２端に前記第３ボンディングワイヤが接続された第２キャパシタと、を備えてもよい。これにより、異なる信号の干渉を抑制できる。
【００１０】
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（【００１１】以降は省略されています）

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