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公開番号2025054173
公報種別公開特許公報(A)
公開日2025-04-07
出願番号2024105948
出願日2024-07-01
発明の名称ゲート誘電体を保護するための、モリブデンを含む材料層の使用
出願人インテル・コーポレーション
代理人弁理士法人RYUKA国際特許事務所
主分類H10D 30/01 20250101AFI20250328BHJP()
要約【課題】モリブデンを含む少なくとも1つの層を含むゲート電極を有する集積回路を形成する方法を提供する。
【解決手段】半導体デバイス101は、ゲート誘電体110上の、導電性フィル108および1つまたは複数の金属仕事関数層109で構成されたゲート電極を含むゲート構造を有する。ゲート構造は、半導体材料のフィン或いは任意の数のナノワイヤ、ナノリボンまたはナノシートの周囲に延在している。ゲート電極は、ゲート誘電体上の1つまたは複数の導電層を含み、それらの導電層のうちの少なくとも1つは、モリブデン(例えば窒化モリブデン)を含む。モリブデンを含む導電層は、ゲート誘電体の形成中(例えばアニール処理中)に用いられてよく、したがって、より高い品質のゲート誘電体がもたらされる。
【選択図】図1A
特許請求の範囲【請求項１】
集積回路を形成する方法であって、
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
前記１つまたは複数の半導体層の端部から、および前記凹部内に、ソースまたはドレイン領域を形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；
前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
続きを表示（約 820 文字）【請求項２】
前記導電層を形成する段階は、原子層堆積（ＡＬＤ）処理を用いて前記導電層を形成する段階を有する、請求項１に記載の方法。
【請求項３】
前記導電層は、モリブデンおよび窒素を含み、前記ＡＬＤ処理は、モリブデンをアンモニア（ＮＨ
３
）前駆体ガスと共に用いる、請求項２に記載の方法。
【請求項４】
前記導電層を形成する段階は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さへ前記導電層を形成する段階を有する、請求項１に記載の方法。
【請求項５】
前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する、請求項１に記載の方法。
【請求項６】
前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む、請求項１に記載の方法。
【請求項７】
前記高ｋ誘電体材料は、ハフニウムおよび酸素を含む、請求項６に記載の方法。
【請求項８】
前記１つまたは複数の追加の導電層を形成する段階は、窒素およびタンタルまたはチタンのうちの一方を含む少なくとも１つの追加の導電層を形成する段階を有する、請求項１に記載の方法。
【請求項９】
前記犠牲ゲートを形成する段階は、前記犠牲ゲートの側壁上にスペーサを形成する段階を有し、前記犠牲ゲートを除去する段階は、前記スペーサの間の前記１つまたは複数の半導体層を露出させるべく、前記スペーサの間の前記犠牲ゲートを除去する段階を有する、請求項１に記載の方法。
【請求項１０】
前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、請求項１に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【背景技術】
【０００１】
集積回路のサイズが縮小し続けるにつれ、多数の課題が生じている。例えば、デバイス層におけるデバイス間隔が低減しているので、相互接続構造内のメモリおよび論理セルのサイズを低減することがますます、より難しくなっている。様々なトランジスタ要素の間で特定のレベルの品質を維持することが、これらのトランジスタが受け得る異なる製造処理の数に起因して、課題になり得る。したがって、そのような高密度半導体デバイスの形成に関し、多数の些細ではない課題が残っている。
続きを表示（約 1,600 文字）【図面の簡単な説明】
【０００２】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を含む集積回路の断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を含む集積回路の断面図である。
【０００３】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における１つのステージを示す断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における１つのステージを示す断面図である。
【０００４】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【０００５】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【０００６】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【０００７】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【０００８】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【０００９】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【００１０】
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
（【００１１】以降は省略されています）

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