特許ウォッチ

公開番号2025043087
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150404
出願日2023-09-15
発明の名称電子機器
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G06F 13/38 20060101AFI20250321BHJP(計算;計数)
要約【課題】インタフェースにおいて要求される通信品質を維持できる電子機器を提供する。
【解決手段】電子機器は、第1ポートおよび第2ポートを備える。第1受信回路は第1ポートを介してデータを受信する。第1送信回路は第1ポートを介してデータを送信する。第2受信回路は、第2ポートを介してデータを受信する。第2送信回路は、第2ポートを介してデータを送信する。第1制御回路は、第1仕様に準拠した第1状態から、第2仕様に準拠した第2状態へ、第1受信回路および第1送信回路が遷移する場合、第1ポートに接続されたホストの第3送信回路に適用される設定値の少なくとも一つに関する第1調整値を取得する。第2制御回路は、第1状態から第2状態へ、第2受信回路および第2送信回路が遷移する場合、第2ポートに接続されたホストの第4送信回路に適用される設定値の少なくとも一つである第2調整値を、第1調整値に基づいて決定する。
【選択図】図4
特許請求の範囲【請求項１】
第１ポートと、
第２ポートと、
外部のホストから前記第１ポートを介してデータを受信する第１受信回路と、
前記ホストへ前記第１ポートを介してデータを送信する第１送信回路と、
前記第１受信回路および前記第１送信回路を制御する第１制御回路と、
前記ホストから前記第２ポートを介してデータを受信する第２受信回路と、
前記ホストへ前記第２ポートを介してデータを送信する第２送信回路と、
前記第２受信回路および前記第２送信回路を制御する第２制御回路と、を備え、
前記第１制御回路は、
第１仕様に準拠した第１通信速度で前記ホストと通信を行う第１状態から、第２仕様に準拠し、前記第１通信速度とは異なる第２通信速度で前記ホストと通信を行う第２状態へ、前記第１受信回路および前記第１送信回路が遷移する場合、前記第１ポートに接続された前記ホストの第３送信回路に適用される設定値の少なくとも一つに関する第１調整値を取得し、
前記第１調整値を前記第２制御回路へ送信し、
前記第２制御回路は、前記第１状態から前記第２状態へ前記第２受信回路および前記第２送信回路が遷移する場合、前記第２ポートに接続された前記ホストの第４送信回路に適用される設定値の少なくとも一つである第２調整値を、前記第１制御回路から送信された前記第１調整値に基づいて決定する、
電子機器。
続きを表示（約 1,600 文字）【請求項２】
前記第１制御回路は、
前記第２状態において、前記第３送信回路に複数の設定値を適用させるごとに前記第１受信回路の受信特性を測定し、前記第３送信回路に適用させた前記複数の設定値のうち、前記第１受信回路の受信特性が最も良い設定値を前記第１調整値として取得し、
前記第２制御回路は、
前記第２状態において、前記第４送信回路に複数の設定値を適用させるごとに前記第２受信回路の受信特性を測定する際に、前記第４送信回路に適用させる前記複数の設定値のうち、前記第４送信回路に最初に適用させる第１設定値を前記第１調整値に基づいて決定する、
請求項１に記載の電子機器。
【請求項３】
前記第１受信回路の前記受信特性は、前記第１受信回路が受信したデータのビットエラーレート（ＢＥＲ）であり、
前記第１制御回路は、前記第３送信回路に適用させる前記複数の設定値のうち、前記第１受信回路の前記ＢＥＲが最も小さい設定値を前記第１調整値として取得する、
請求項２に記載の電子機器。
【請求項４】
前記第３送信回路または前記第４送信回路に適用される前記複数の設定値は、少なくとも第１グループを含む複数のグループに分類され、前記第１調整値は前記第１グループに含まれ、前記第１グループに含まれる複数の設定値のそれぞれは第１値以上第２値未満であり、
前記第２制御回路は、前記第１グループに含まれる複数の設定値から前記第１設定値を決定する、
請求項２または請求項３に記載の電子機器。
【請求項５】
前記第２制御回路は、前記第１グループに含まれる前記複数の設定値を前記第４送信回路にそれぞれ適用させることによって前記第１グループに含まれる前記複数の設定値から前記第２調整値を決定する、
請求項４に記載の電子機器。
【請求項６】
前記第１制御回路は、前記第１調整値が取得されたことを示すステート情報を前記第２制御回路へ送信し、
前記第２制御回路は、前記第１状態から前記第２状態へ前記第２受信回路および前記第２送信回路が遷移する場合、
前記ステート情報を受信するまで、前記第２調整値を決定する処理を待機し、
前記ステート情報を受信したことに応じ、前記第２調整値を前記第１調整値に基づいて決定する処理を開始する、
請求項１に記載の電子機器。
【請求項７】
前記第１制御回路は、
第３仕様に準拠し、前記第２通信速度とは異なる第３通信速度で前記ホストと通信を行う第３状態へ、前記第１受信回路および前記第１送信回路が前記第２状態から遷移する場合、前記第３送信回路に適用される設定値の少なくとも一つに関する第３調整値を取得し、
前記第３調整値を前記第２制御回路へ送信し、
前記第２制御回路は、前記第２状態から前記第３状態へ前記第２受信回路および前記第２送信回路が遷移する場合、前記第４送信回路に適用される設定値の少なくとも一つである第４調整値を、前記第１制御回路から送信された前記第３調整値に基づいて決定する、
請求項１に記載の電子機器。
【請求項８】
前記第１制御回路は、
前記第１受信回路に適用される設定値の少なくとも一つに関する第５調整値を取得し、
前記第５調整値を前記第２制御回路へ送信し、
前記第２制御回路は、前記第１制御回路から送信された前記第１調整値及び前記第５調整値に基づいて、前記第２調整値を決定する、
請求項１に記載の電子機器。
【請求項９】
前記第１制御回路は、前記第１受信回路に適用される複数の前記設定値のうち、前記第１受信回路の受信特性が最も良い設定値を前記第５調整値として取得する、
請求項８に記載の電子機器。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、電子機器に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
ＰＣＩｅ（Peripheral Component Interconnect-Express）（登録商標）のような、電子機器間を接続するインタフェースが知られている。電子機器は、例えば、ホストやメモリシステムである。このようなインタフェースでは、電子機器間の通信におけるビットエラーレート（ＢＥＲ）を低減し、インタフェースにおいて要求される通信品質を保つことが要求される。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１９７５８３号公報
米国特許登録第１１４６７９０９号
米国特許公開第２０１４／０２６９８８１号公報
米国特許公開第２０１９／０１１４２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態は、インタフェースにおいて要求される通信品質を維持することができる電子機器を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る電子機器は、第１ポートと、第２ポートと、第１受信回路と、第１送信回路と、第１制御回路と、第２受信回路と、第２送信回路と、第２制御回路と、を備える。第１受信回路は、外部のホストから第１ポートを介してデータを受信する。第１送信回路は、ホストへ第１ポートを介してデータを送信する。第１制御回路は、第１受信回路および第１送信回路を制御する。第２受信回路は、ホストから第２ポートを介してデータを受信する。第２送信回路は、ホストへ第２ポートを介してデータを送信する。第２制御回路は、第２受信回路および第２送信回路を制御する。第１制御回路は、第１仕様に準拠した第１通信速度でホストと通信を行う第１状態から、第２仕様に準拠し、第１通信速度とは異なる第２通信速度でホストと通信を行う第２状態へ、第１受信回路および第１送信回路が遷移する場合、第１ポートに接続されたホストの第３送信回路に適用される設定値の少なくとも一つに関する第１調整値を取得する。第２制御回路は、第１状態から第２状態へ第２受信回路および第２送信回路が遷移する場合、第２ポートに接続されたホストの第４送信回路に適用される設定値の少なくとも一つに関する第２調整値を、第１制御回路から送信された第１調整値に基づいて決定する。
【図面の簡単な説明】
【０００６】
本実施形態に係る情報処理システムの構成例を示す図。
本実施形態に係る電子機器の物理レイヤの構成例を示す図。
本実施形態に係るＴｘＥＱ値の例を示すテーブル。
本実施形態に係る電子機器の動作例を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
図１は、本実施形態に係る情報処理システムの構成例を示す図である。
【０００９】
情報処理システム１００は、メモリシステム１およびホスト２を含む。メモリシステム１およびホスト２は、インタフェース３によって通信可能に接続されている。以下では本実施形態に係る電子機器の一例としてメモリシステム１の構成および動作を説明する。本実施形態に係る電子機器の構成および動作はホスト２にも適用可能である。
【００１０】
メモリシステム１は、例えば、ＳＳＤ（solid state drive）である。メモリシステム１は、インタフェース３を介して外部へデータを送信する。また、メモリシステム１は、インタフェース３を介して外部からデータを受信する。
（【００１１】以降は省略されています）

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