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公開番号2025043025
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150300
出願日2023-09-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H10B 12/00 20230101AFI20250321BHJP()
要約【課題】セルサイズを低減することが可能な3次元型の半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、第1の方向に交互に積層された複数の第1の層L1と複数の第2の層L2とを含む積層構造200と、積層構造内を第1の方向に延伸する第1及び第2のビット線41とを備える。複数の第1の層は、第2の方向に延伸する複数のワード線11と、複数のワード線に沿って第2の方向に延伸し、第1のビット線に接続された複数の第1の半導体層12と、複数のワード線に沿って第2の方向に延伸し、複数の第1の半導体層と第2の方向で隣接し、第2のビット線に接続された複数の第2の半導体層12と、複数の第1の半導体層に接続された複数の第1のキャパシタ30の複数の第1の部分30aと、複数の第2の半導体層に接続された複数の第2のキャパシタ30の複数の第1の部分30aとを含む。
【選択図】図3
特許請求の範囲【請求項１】
第１の方向に交互に積層された複数の第１の層と複数の第２の層とを含む積層構造と、
前記積層構造内を前記第１の方向に延伸する第１のビット線と、
前記積層構造内を前記第１の方向に延伸する第２のビット線と、
を備える半導体記憶装置であって、
前記複数の第１の層は、
前記第１の方向と交差する第２の方向に延伸する複数のワード線と、
前記複数のワード線に沿って前記第２の方向に延伸し、前記第１のビット線に接続された複数の第１の半導体層と、
前記複数のワード線に沿って前記第２の方向に延伸し、前記複数の第１の半導体層と前記第２の方向で隣接し、前記第２のビット線に接続された複数の第２の半導体層と、
前記複数のワード線と前記複数の第１の半導体層との間に設けられた複数の第１のゲート絶縁層と、
前記複数のワード線と前記複数の第２の半導体層との間に設けられた複数の第２のゲート絶縁層と、
前記複数の第１の半導体層に接続された複数の第１のキャパシタの複数の第１の部分と、
前記複数の第２の半導体層に接続された複数の第２のキャパシタの複数の第１の部分と、
を含む
ことを特徴とする半導体記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記第１の方向から見て、前記複数のワード線のパターンは互いに一致している
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の方向から見て、前記複数の第１の半導体層のパターンは互いに一致し、前記複数の第２の半導体層のパターンは互いに一致している
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の方向から見て、前記複数の第１の半導体層のパターン及び前記複数の第２の半導体層のパターンは、前記第２の方向に延伸する同一直線上に配置されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記積層構造内を前記第１の方向に延伸し、前記複数の第１の半導体層に接続された第１のボディコンタクトと、
前記積層構造内を前記第１の方向に延伸し、前記複数の第２の半導体層に接続された第２のボディコンタクトと、
をさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１のビット線、前記第２のビット線、前記第１のボディコンタクト及び前記第２のボディコンタクトは、同じ導電材料で形成されている
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記複数の第２の層は、複数の絶縁層を含み、
前記複数の絶縁層のそれぞれは、前記第１の方向で互いに隣接する前記ワード線の間に設けられた部分と、前記第１の方向で互いに隣接する前記第１の半導体層の間に設けられた部分と、前記第１の方向で互いに隣接する前記第２の半導体層の間に設けられた部分とを含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記複数の第１のキャパシタは複数の第２の部分をさらに含み、前記複数の第１のキャパシタの前記複数の第２の部分は前記複数の第２の層に設けられた部分を含み、
前記複数の第２のキャパシタは複数の第２の部分をさらに含み、前記複数の第２のキャパシタの前記複数の第２の部分は前記複数の第２の層に設けられた部分を含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記複数の第１のキャパシタのそれぞれ及び前記複数の第２のキャパシタのそれぞれは、第１のキャパシタ電極と、第２のキャパシタ電極と、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間に設けられたキャパシタ誘電体層とを含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記複数の第１のキャパシタのそれぞれの第１のキャパシタ電極は、対応する前記第１の半導体層に接続され、
前記複数の第２のキャパシタのそれぞれの第１のキャパシタ電極は、対応する前記第２の半導体層に接続されている
ことを特徴とする請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体基板上に３次元構造を有するＤＲＡＭ（dynamic random access memory）が集積化された半導体記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／０１８３８６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
セルサイズを低減することが可能な３次元型の半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１の方向に交互に積層された複数の第１の層と複数の第２の層とを含む積層構造と、前記積層構造内を前記第１の方向に延伸する第１のビット線と、前記積層構造内を前記第１の方向に延伸する第２のビット線と、を備える半導体記憶装置であって、前記複数の第１の層は、前記第１の方向と交差する第２の方向に延伸する複数のワード線と、前記複数のワード線に沿って前記第２の方向に延伸し、前記第１のビット線に接続された複数の第１の半導体層と、前記複数のワード線に沿って前記第２の方向に延伸し、前記複数の第１の半導体層と前記第２の方向で隣接し、前記第２のビット線に接続された複数の第２の半導体層と、前記複数のワード線と前記複数の第１の半導体層との間に設けられた複数の第１のゲート絶縁層と、前記複数のワード線と前記複数の第２の半導体層との間に設けられた複数の第２のゲート絶縁層と、前記複数の第１の半導体層に接続された複数の第１のキャパシタの複数の第１の部分と、前記複数の第２の半導体層に接続された複数の第２のキャパシタの複数の第１の部分と、を含む。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置の構成を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置の構成の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した斜視図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
本実施形態に係る半導体記憶装置は、３次元構造を有するＤＲＡＭであり、半導体基板の主面に対して垂直な方向及び平行な方向に、複数のメモリセルが３次元的に集積化された構造を有している。
【０００９】
図１は、実施形態に係る半導体記憶装置の構成を模式的に示した斜視図である。なお、図１において、４分割された構造のうち手前側の１つの部分では、内部構造をわかりやすくするため、上層側の部分が削除されて図示されているが、実際には、他の３つの部分と同様に上層側の部分も存在している。
【００１０】
図２は、実施形態に係る半導体記憶装置の構成を模式的に示したＺ方向に垂直な断面図である。図３は、実施形態に係る半導体記憶装置の構成を模式的に示したＺ方向に平行な断面図であり、図２のＡ－Ａ線に沿った断面に対応している。
（【００１１】以降は省略されています）

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