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公開番号2025036888
公報種別公開特許公報(A)
公開日2025-03-17
出願番号2023143514
出願日2023-09-05
発明の名称半導体装置
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H10B 12/00 20230101AFI20250310BHJP()
要約【課題】半導体装置を提供することを課題とする。
【解決手段】実施形態によれば、スルーホールに形成され、酸化物半導体で構成されたチャネルを有する。前記スルーホールの一端側に前記チャネルの一側に接続して設けられた第1電極を有し、前記スルーホールの他端側に前記チャネルの他側に接続して設けられた第2電極を有する。前記第2電極を収容する凹溝を有する。前記絶縁層が前記第2電極側に形成された第1絶縁膜と該第1絶縁膜に積層された第2絶縁膜を備える。前記凹溝の少なくとも一部が前記第1絶縁膜をその厚さ方向に貫通して前記第2絶縁膜に到達する深さを有する。前記第2電極が前記凹溝の少なくとも内底面に接する金属膜と前記金属膜に積層された主導電膜を備える。
【選択図】図4
特許請求の範囲【請求項１】
スルーホールに形成され、酸化物半導体層で構成されたチャネルと、
前記スルーホールの一端側に前記チャネルの一側に接続して設けられた第１電極と、
前記スルーホールの他端側に前記チャネルの他側に接続して設けられた第２電極と、
前記第２電極を収容する凹溝を有する絶縁層と、
を備え、
前記絶縁層が前記チャネルに近い側の第１絶縁膜と前記チャネルから遠い側の第２絶縁膜を備え、
前記凹溝の少なくとも一部が前記第１絶縁膜をその厚さ方向に貫通して前記第２絶縁膜に到達する深さを有し、
前記第２電極が前記凹溝の少なくとも内底面に接する金属膜と前記金属膜に積層された導電膜を備えた、
半導体装置。
続きを表示（約 1,500 文字）【請求項２】
半導体基板上に、
前記チャネルと前記第１電極と前記第２電極と前記絶縁層を備え、前記チャネルに接続されたキャパシタを備えたアレイ領域と、
前記チャネルと前記第１電極と前記第２電極と前記絶縁層を備え、前記チャネルに接続された第３電極を有する非アレイ領域を備え、
前記アレイ領域において、前記絶縁層に形成されて前記第２電極を収容するアレイ領域側の凹溝は前記第１絶縁膜内に形成され、
前記非アレイ領域において、前記絶縁層に形成されて前記第２電極を収容する非アレイ領域側の凹溝は少なくとも一部で前記第１絶縁膜を厚さ方向に貫通して前記第２絶縁膜に到達する深さを有する、
請求項１に記載の半導体装置。
【請求項３】
前記チャネルの周囲に形成された第２絶縁層と、
前記チャネルに電界を発生させるための制御電極と、
前記半導体基板上に形成され、前記制御電極と電気的に接続された半導体素子と、をさらに備える、
請求項１に記載の半導体装置。
【請求項４】
前記金属膜の底部は前記第２絶縁膜と接している、
請求項１に記載の半導体装置。
【請求項５】
前記第１絶縁膜は、ＳｉＮ、ＳｉＯＮ、ＡｌＯ
ｘ
、ＡｌＮから選択されるいずれかを含む、
請求項１に記載の半導体装置。
【請求項６】
前記凹溝はドライエッチング溝あるいはウエットエッチング溝である、
請求項１に記載の半導体装置。
【請求項７】
スルーホールに形成され、酸化物半導体層で構成されたチャネルと、
前記スルーホールの一端側に前記チャネルの一側に接続して設けられた第１電極と、
前記スルーホールの他端側に前記チャネルの他側に接続して設けられた第２電極と、
前記第２電極を収容する凹溝を有する絶縁層と、
を備え、
前記絶縁層が前記チャネルに近い側の第１絶縁膜と前記チャネルから遠い側の第２絶縁膜を備え、
前記第２電極が前記凹溝の少なくとも内底面に接する金属膜と前記金属膜に積層された導電膜を備え、
前記金属膜が、チタン酸化物、チタン酸窒化物、ルテニウム酸化物、モリブデン酸化物のいずれかを含む導電性酸化膜あるいはチタン層と窒化チタン層の積層膜からなる、
半導体装置。
【請求項８】
半導体基板上に、
前記チャネルと前記第１電極と前記第２電極と前記絶縁層を備え、前記チャネルに接続されたキャパシタを備えたアレイ領域と、
前記チャネルと前記第１電極と前記第２電極と前記絶縁層を備え、前記チャネルに接続された第３電極を有する非アレイ領域を備え、
前記アレイ領域において、前記絶縁層に形成されて前記第２電極を収容するアレイ領域側の凹溝は前記第１絶縁膜内に形成され、
前記非アレイ領域において、前記絶縁層に形成されて前記第２電極を収容する非アレイ領域側の凹溝は前記第１絶縁膜内に形成された、
請求項７に記載の半導体装置。
【請求項９】
前記チャネルの周囲に形成された第２絶縁層と、
前記チャネルに電界を発生させるための制御電極と、
前記半導体基板上に形成され、前記制御電極と電気的に接続された半導体素子と、をさらに備える、
請求項７に記載の半導体装置。
【請求項１０】
前記第１絶縁膜は、ＳｉＮ、ＳｉＯＮ、ＡｌＯ
ｘ
、ＡｌＮから選択されるいずれかを含む、
請求項７に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
近年、酸化物半導体で構成されたチャネルを有する半導体装置が開発されている。例えば、酸化物半導体トランジスタを、メモリセルのスイッチングトランジスタに適用したＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などが知られている。
また、半導体素子を備えた基板上にシリンダー型のキャパシタとセレクターを具備し、セレクターを酸化物半導体で構成した半導体記憶装置が知られている。
この種の半導体記憶装置において、回路の微細化に従い、酸化物半導体の電極としてミクロンオーダーの線幅を有するような配線構造が採用され、セレクターに接続する電極構造として、バリアメタル膜と電極を積層した構造を採用することがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－００９９１１号公報
米国特許第７９１９３６５号公報
特開２０１９－０９６８５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、バリアメタル膜と電極を積層した構造であり、後工程の加熱処理などにおいて電極の膜剥がれを生じない半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、スルーホールに形成され、酸化物半導体層で構成されたチャネルを有する。前記スルーホールの一端側に前記チャネルの一側に接続して設けられた第１電極と、前記スルーホールの他端側に前記チャネルの他側に接続して設けられた第２電極と、前記第２電極を収容する凹溝を有する絶縁層を備える。前記絶縁層は前記チャネルに近い側の第１絶縁膜と前記チャネルから遠い側の第２絶縁膜を備える。前記凹溝の少なくとも一部が前記第１絶縁膜をその厚さ方向に貫通して前記第２絶縁膜に到達する深さを有し、前記第２電極が前記凹溝の少なくとも内底面に接する金属膜と前記金属膜に積層された導電膜を備える。
【図面の簡単な説明】
【０００６】
図１は、半導体装置の第１実施形態を示す断面模式図。
図２は、半導体装置の第１実施形態においてチャネルとその周辺構造を示す断面模式図。
図３は、半導体装置の第１実施形態において第１領域を示す断面模式図。
図４は、半導体装置の第１実施形態において第２領域を示す断面模式図。
図５は、半導体装置の製造方法の例を説明するための断面模式図である。
図６は、半導体装置の製造方法の例を説明するための断面模式図。
図７は、半導体装置の製造方法の例を説明するための断面模式図。
図８は、半導体装置の製造方法の例を説明するための断面模式図。
図９は、半導体装置の製造方法の例を説明するための断面模式図。
図１０は、比較例の半導体装置において電極にクラックを生じた状態を示す断面模式図。
図１１は、半導体装置の第２実施形態を示す断面模式図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照し、実施形態に係る半導体装置について詳細に説明する。なお、以下に記載する実施形態により本発明が限定されるものではない。以下の説明では、同一または類似の構成要素には同一の符号を付して説明を省略する場合がある。本明細書において、説明の便宜上、「上」または「下」という用語を用いる場合があるが、これらは図面における相対位置を説明するものであって、鉛直方向における上下とは異なる場合がある。
【０００８】
「第１実施形態」
以下に、第１実施形態に係る半導体装置（半導体記憶装置）について説明する。本実施形態の半導体装置は、例えば、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）であり、複数のメモリセルからなるメモリセルアレイを含んで構成される。メモリセルは、電界効果トランジスタ（ＦＥＴ、Ｆｉｅｌｄ－ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）と、キャパシタとを備える。
メモリセルは、行列方向に配列されることでメモリセルを形成する。メモリセルは行列方向に加え、上下方向に複数配列されてもよい。
図１において、半導体基板１０の厚さ方向が上下方向であり、図１におけるＺ方向と等しい方向となる。図１の矢印に沿うＺ方向を＋Ｚ方向と記載することができ、＋Ｚ方向と反対方向は－Ｚ方向と表記する場合がある。Ｚ方向に直交する方向の１つがＸ方向であり、Ｚ方向に直交し、Ｘ方向に直交する方向をＹ方向とする。前記した行列方向の横方向は例えばＸ方向と同じ方向であり、行列方向の縦方向は例えばＹ方向と同じ方向である。図１の形態では、例えばＸ方向と平行な方向に沿って後述するワード線４４が伸びている。
【０００９】
メモリセルにおいて、電界効果トランジスタのゲートは対応するワード線に接続され、ソースまたはドレインの一方は、キャパシタの一方の電極に接続される。ソースまたはドレインの他方は、対応するビット線に接続される。キャパシタの一方の電極は、上記のように電界効果トランジスタの一方の電極に接続される。キャパシタの他方の電極は、所定の電位を供給する電源線に接続される。メモリセルは、ワード線による電界効果トランジスタのスイッチングによりビット線からキャパシタに電荷を蓄積することでデータを保持する。
以下、半導体装置１の詳細構造について説明する。
【００１０】
図１は、第１実施形態の半導体装置１の構成を示す断面模式図である。図２は、図１の一部を拡大して示す断面模式図である。図３は、半導体装置１においてメモリアレイ領域Ａ（以下アレイ領域Ａと略称することがある。）の断面模式図を示し、図４は、半導体装置においてアレイ領域Ａに離間した位置に設けられる非メモリアレイ領域（以下、非アレイ領域と略称することがある。）Ｂの断面模式図を示す。
＜メモリアレイ領域＞
図１に示すように半導体装置（半導体記憶装置）１は、半導体基板１０と、半導体素子１１を有し、メモリアレイ領域Ａに複数のキャパシタ２０と複数の電界効果トランジスタ４０を備える。キャパシタ２０は、第１キャパシタ電極２１と、誘電体２２と、第２キャパシタ電極２３と、導電体２４と、導電体２５を備える。半導体基板上にメモリアレイ領域Ａを有する。
半導体基板１０の上に絶縁層１２と絶縁層３２と絶縁層（第２絶縁層）４６と絶縁層６０が積層され、アレイ領域Ａにおいて複数のキャパシタ２０は、絶縁層３２に周囲を覆われるように設けられている。アレイ領域Ａにおいて複数の電界効果トランジスタ４０は、絶縁層３２と絶縁層４６と絶縁層６０に周囲を覆われるように設けられている。
（【００１１】以降は省略されています）

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