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公開番号2024165072
公報種別公開特許公報(A)
公開日2024-11-28
出願番号2023080913
出願日2023-05-16
発明の名称半導体回路の製造方法
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H01L 21/336 20060101AFI20241121BHJP(基本的電気素子)
要約【課題】内蔵ダイオードへのストレスが掛った場合の電気特性変動を抑制できるSiC半導体装置を用いた半導体回路の製造方法を提供する。
【解決手段】SiC基板11を用いて形成されたスイッチング素子を有する複数のSiC半導体装置10が組み込まれる半導体回路の製造方法において、内蔵ダイオードBDへの通電に基づいて生じる電気特性変動の変動加速性を表すパラメータに基づいて、半導体回路に組み込むSiC半導体装置10を選択する。そして、選択されたSiC半導体装置10を組み込んで半導体回路の製造を行う。
【選択図】図1
特許請求の範囲【請求項１】
炭化珪素基板（１１）を用いて形成された内蔵ダイオード（ＢＤ）が含まれるスイッチング素子を有する複数の炭化珪素半導体装置（１０）が組み込まれる半導体回路の製造方法であって、
前記内蔵ダイオードへの通電に基づいて生じる電気特性変動の変動加速性を表すパラメータに基づいて、前記半導体回路に組み込む前記炭化珪素半導体装置を選択することと、
選択された前記炭化珪素半導体装置を組み込んで前記半導体回路の製造を行うことと、を含む、半導体回路の製造方法。
続きを表示（約 650 文字）【請求項２】
前記変動加速性を表すパラメータは、基底面転位密度と前記内蔵ダイオードへの通電時のホール密度の少なくとも一方が含まれている、請求項１に記載の半導体回路の製造方法。
【請求項３】
前記炭化珪素半導体装置を選択することでは、
前記変動加速性を表すパラメータに基づいて、前記変動加速性を数値化することと、
前記変動加速性の数値の大小に基づいて前記炭化珪素半導体装置をグループ分けすることと、
前記半導体回路が前記複数の炭化珪素半導体装置を並列接続する接続形態とされる場合に、前記グループ分けされた前記炭化珪素半導体装置のグループの中から、少なくとも１つは前記変動加速性の数値が他のグループよりも小さいグループに含まれる前記炭化珪素半導体装置を選択する、請求項１または２に記載の半導体回路の製造方法。
【請求項４】
前記炭化珪素半導体装置を選択することでは、
前記変動加速性を表すパラメータに基づいて、前記変動加速性を数値化することと、
前記変動加速性の数値の大小に基づいて前記炭化珪素半導体装置をグループ分けすることと、
前記半導体回路が前記複数の炭化珪素半導体装置を直列接続する接続形態とされる場合に、前記グループ分けされた前記炭化珪素半導体装置の同じグループもしくは前記変動加速性の数値の大小が１つ異なるグループの範囲内で、前記炭化珪素半導体装置を選択する、請求項１または２に記載の半導体回路の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、炭化珪素（以下「ＳｉＣ」ともいう）半導体装置を用いた半導体回路の製造方法に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
従来より、半導体回路に備えられるスイッチング素子としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略称）が形成されたＳｉＣ半導体装置がある。このＳｉＣ半導体装置は、例えば、ｎ
＋
型のＳｉＣ基板を用いて形成されている。ＳｉＣ基板上には、ＳｉＣ基板よりも低不純物濃度とされたｎ
－
型のバッファ層が形成され、バッファ層上に、バッファ層よりも低不純物濃度とされたｎ
－
型のドリフト層が形成されている。また、ドリフト層上には、ｐ型のベース層が配置され、ベース層の表層部には、ｎ
＋
型のソース領域が形成されている。そして、ソース領域およびベース層を貫通してドリフト層に達するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。
【０００３】
このようにしてトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このような構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置では、ベース層等とドリフト層とのｐｎ接合によって内蔵ダイオードが構成される。
【０００４】
この種のＳｉＣ半導体装置では、ＳｉＣ基板に基底面転位（以下「ＢＰＤ」という）が存在し、このＢＰＤが電気特性変動の要因になっている。具体的には、内蔵ダイオードの駆動によりＢＰＤを起点としてエピタキシャル層に欠陥が拡張し、通電時の電流量が低下する。これにより、ＳｉＣ半導体装置の電気特性変動が生じる。
【０００５】
この電気特性変動を抑制するために、特許文献１では、ＳｉＣ半導体装置が備えられる回路構成を工夫し、ＭＯＳＦＥＴに並列接続された還流ダイオードのオン電圧を調整することで大電流がＭＯＳＦＥＴの内蔵ダイオードに流れないようにしている。
【先行技術文献】
【特許文献】
【０００６】
特開２０２１－０６９２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術では回路構成を工夫して内蔵ダイオードへのストレス、つまり通電量や温度の印加を減らすというものであり、ストレスが掛った場合に電気特性変動を抑制することは困難である。
【０００８】
本開示は、内蔵ダイオードへのストレスが掛った場合の電気特性変動を抑制できるＳｉＣ半導体装置を用いた半導体回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示の１つの観点は、
ＳｉＣ基板（１１）を用いて形成された内蔵ダイオード（ＢＤ）が含まれるスイッチング素子を有する複数のＳｉＣ半導体装置（１０）が組み込まれる半導体回路の製造方法であって、
内蔵ダイオードへの通電に基づいて生じる電気特性変動の変動加速性を表すパラメータに基づいて、半導体回路に組み込むＳｉＣ半導体装置を選択することと、
選択されたＳｉＣ半導体装置を組み込んで半導体回路の製造を行うことと、を含んでいる。
【００１０】
このように、変動加速性を表すパラメータに基づいて半導体回路に組み込むＳｉＣ半導体装置を選択している。これにより、ランダムにＳｉＣ半導体装置を選択する場合と比較して、ＳｉＣ半導体装置の内蔵ダイオードへのストレスが掛った場合のＳｉＣ半導体装置の電気特性変動を抑制することが可能となる。
（【００１１】以降は省略されています）

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