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公開番号2024137389
公報種別公開特許公報(A)
公開日2024-10-07
出願番号2023048896
出願日2023-03-24
発明の名称データ処理装置
出願人株式会社Preferred Networks,国立大学法人神戸大学
代理人個人,個人
主分類G06F 9/30 20180101AFI20240927BHJP(計算;計数)
要約【課題】命令を並列に実行する複数の実行回路を有するデータ処理装置に発生する電源ノイズを低減し、データ処理装置の誤動作を抑制する。
【解決手段】データ処理装置は、命令を発行する命令発行部と、前記命令発行部から発行された命令を並列に実行する複数の実行回路と、前記命令発行部と前記複数の実行回路との間に配置され、前記命令発行部から受ける命令の前記実行回路への到達を遅延させる複数の遅延部と、を有し、前記複数の実行回路の少なくとも2つに供給される命令の到達タイミングは互いに異なる。
【選択図】図1
特許請求の範囲【請求項１】
命令を発行する命令発行部と、
前記命令発行部から発行された命令を並列に実行する複数の実行回路と、
前記命令発行部と前記複数の実行回路との間に配置され、前記命令発行部から受ける命令の前記実行回路への到達を遅延させる複数の遅延部と、を有し、
前記複数の実行回路の少なくとも２つに供給される命令の到達タイミングは互いに異なる
データ処理装置。
続きを表示（約 1,100 文字）【請求項２】
前記複数の遅延部の遅延量の差は、前記複数の実行回路が同時に動作を開始するときに発生する電源ノイズの波形の周期の２分の１の整数倍である
請求項１に記載のデータ処理装置。
【請求項３】
複数の遅延量の各々が設定される前記遅延部の数は、ほぼ等しい
請求項２に記載のデータ処理装置。
【請求項４】
前記複数の遅延部に設定する遅延量を示す遅延量情報を保持する遅延量保持部を有し、
前記複数の遅延部の各々に設定される遅延量は、前記遅延量保持部が保持する遅延量情報に応じて設定される
請求項１ないし請求項３のいずれか１項に記載のデータ処理装置。
【請求項５】
前記複数の遅延部の各々は、直列に接続可能な複数のフリップフロップを有し、
前記フリップフロップの直列の接続数は、前記遅延量保持部が保持する遅延量情報に応じて設定される
請求項４に記載のデータ処理装置。
【請求項６】
前記複数の遅延部の各々は、ライトポインタとリードポインタとにより制御され、メモリで構成されたＦＩＦＯを有し、
前記ＦＩＦＯへの命令の格納毎に、前記ライトポインタと前記リードポインタとが連動して更新され、
前記ライトポインタの値と前記リードポインタの値との差により、前記複数の遅延部の各々遅延量が設定される
請求項４に記載のデータ処理装置。
【請求項７】
前記複数の実行回路は、第１の周波数を有するクロックに同期してそれぞれ動作し、
前記複数の遅延部の少なくとも２つによって遅延された命令が前記実行回路にそれぞれ到達する時間差は、前記クロックの少なくとも１周期分の時間である
請求項１ないし請求項３のいずれか１項に記載のデータ処理装置。
【請求項８】
前記命令発行部は、演算命令を発行し、
前記複数の実行回路の各々は、前記演算命令に基づいて演算を実行する演算器である
請求項１ないし請求項３のいずれか１項に記載のデータ処理装置。
【請求項９】
前記命令発行部は、データ転送命令を発行し、
前記複数の実行回路の各々は、前記データ転送命令に基づいてデータ転送を実行するデータ転送実行回路である
請求項１ないし請求項３のいずれか１項に記載のデータ処理装置。
【請求項１０】
前記命令発行部と前記複数の実行回路と前記複数の遅延部とは、１つの半導体チップ内に搭載される
請求項１ないし請求項３のいずれか１項に記載のデータ処理装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、データ処理装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体プロセスの進化に伴い、半導体デバイスの消費電力は増加する傾向にある。昨今では、消費電力が５００Ｗを超える半導体デバイスも開発されている。消費電力が大きい半導体デバイスに搭載される内部回路を同時に動作させ、又は動作を同時に停止させると、消費電力が急激に増加又は減少する。消費電力が急激に増加又は減少すると、瞬間的に電圧降下又は電圧上昇が発生するおそれがあり、電源ノイズが発生するおそれがある。電源ノイズは、消費電力が大きい半導体デバイスほど大きくなりやすい。また、複数の半導体デバイスが搭載される装置においても、搭載される半導体デバイスの消費電力が大きいほど電源ノイズが大きくなりやすい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本開示では、命令を並列に実行する複数の実行回路を有するデータ処理装置に発生する電源ノイズを低減し、データ処理装置の誤動作を抑制する。
【課題を解決するための手段】
【０００４】
本発明の実施形態のデータ処理装置は、命令を発行する命令発行部と、前記命令発行部から発行された命令を並列に実行する複数の実行回路と、前記命令発行部と前記複数の実行回路との間に配置され、前記命令発行部から受ける命令の前記実行回路への到達を遅延させる複数の遅延部と、を有し、前記複数の実行回路の少なくとも２つに供給される命令の到達タイミングは互いに異なる。
【図面の簡単な説明】
【０００５】
本発明のデータ処理装置の一形態であるプロセッサの構成の一例を示すブロック図である。
図１の遅延部の例を示す回路図である。
図１の遅延部の別の例を示す回路図である。
図１の遅延部のさらなる別の例を示す回路図である。
図４の遅延部の動作の一例を示す説明図である。
図１の遅延部の遅延量の一例を示す説明図である。
図１の各遅延部の遅延量の決定方法の一例を示す説明図である。
本発明のデータ処理装置の別の形態であるプロセッサの構成の一例を示すブロック図である。
図８の遅延部の一例を示す回路図である。
本発明のデータ処理装置の別の形態であるＤＭＡＣの構成の一例を示すブロック図である。
本発明のデータ処理装置のさらなる別の形態を示すブロック図である。
図１に示したプロセッサが搭載される計算機のハードウェア構成の一例を示すブロック図である。
【発明を実施するための形態】
【０００６】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下では、信号が伝達される信号線には、信号名と同じ符号を使用する。特に限定されないが、以下で説明するプロセッサは、サーバ等のコンピュータに搭載され、プログラムを実行することで、ディープニューラルネットワークの訓練又は推論において畳み込み演算等を実行する。なお、以下で説明するプロセッサは、科学技術計算などに使用されてもよい。
【０００７】
図１は、本発明のデータ処理装置の一形態であるプロセッサの構成の一例を示すブロック図である。図１に示すプロセッサ１００は、命令フェッチ部１１０、命令発行部１２０、複数の遅延部１３０、複数の演算器１４０及び複数のレジスタファイル１５０を有する。なお、命令フェッチ部１１０、命令発行部１２０及び遅延部１３０は、命令フェッチ回路１１０、命令発行回路１２０及び遅延回路１３０として実現されてもよい。
【０００８】
例えば、プロセッサ１００は、ＳＩＭＤ（Single Instruction Multiple Data）型プロセッサ又はＳＩＭＴ（Single Instruction Multiple Threads）型プロセッサである。プロセッサ１００は、データを処理するデータ処理装置の一例である。なお、図１は、プロセッサ１００のうち、主にプロセッサコアに含まれる要素を記載している。プロセッサ１００は、図１に示す要素以外にも、命令キャッシュ、データキャッシュ、内蔵メモリ等を有してもよい。
【０００９】
命令フェッチ部１１０の出力は、命令発行部１２０の入力に接続される。命令フェッチ部１１０は、図示しないメモリ又は命令キャッシュ等に保持された命令をフェッチし、フェッチした命令を命令発行部１２０に転送する。
【００１０】
命令発行部１２０の出力は、複数の遅延部１３０の入力のそれぞれに共通に接続される。命令発行部１２０は、命令フェッチ部１１０から転送される命令を複数の遅延部１３０に並列に出力する。例えば、命令発行部１２０から出力される命令は、演算器１４０及びレジスタファイル１５０を制御する制御信号として遅延部１３０に出力される。
（【００１１】以降は省略されています）

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