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公開番号2024135963
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046893
出願日2023-03-23
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20240927BHJP(基本的電気素子)
要約【課題】電力損失を低減可能な半導体装置を提供する。
【解決手段】半導体装置は、第1電極と、前記第1電極に接続され、第1導電型の第1半導体層と、前記第1半導体層に接し、第2導電型の第2半導体層と、前記第2半導体層に接続された第2電極と、第3電極と、前記第3電極と前記第1半導体層との間、及び、前記第3電極と前記第2半導体層との間に配置され、前記第3電極に接した第1絶縁膜と、前記第1電極から前記第2電極に向かう第1方向に対して直交する第2方向において前記第1絶縁膜と前記第1半導体層との間に配置され、前記第1絶縁膜及び前記第1半導体層に接し、第1導電型であり、キャリア濃度が前記第1半導体層のキャリア濃度よりも高い第3半導体層と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
前記第１半導体層に接し、第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１方向において、前記第３半導体層は前記第１絶縁膜と前記第１半導体層との間に配置された請求項１に記載の半導体装置。
【請求項３】
前記第１方向において、前記第１絶縁膜は前記第１半導体層に接している請求項１に記載の半導体装置。
【請求項４】
前記第１方向において、前記第１絶縁膜と前記第１半導体層との間に配置され、第２導電型である第４半導体層をさらに備えた請求項１に記載の半導体装置。
【請求項５】
前記第３電極は、前記第１方向及び前記第２方向に対して直交する第３方向に延びており、
前記第４半導体層は、前記第３電極の前記第３方向の端部と前記第１半導体層との間に配置され、前記第３電極の前記第３方向の中央部と前記第１半導体層との間の少なくとも一部の領域には配置されていない請求項４に記載の半導体装置。
【請求項６】
前記第２方向において、前記第４半導体層同士は離隔している請求項４に記載の半導体装置。
【請求項７】
前記第３半導体層は、前記第１絶縁膜と前記第２半導体層との間にも配置された請求項１に記載の半導体装置。
【請求項８】
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１絶縁膜と前記第１半導体層との間、及び、前記第１半導体層と前記第２半導体層との間に配置され、前記第１絶縁膜、前記第１半導体層及び前記第２半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
【請求項９】
前記第２半導体層及び前記第２電極に接し、前記第１半導体層から離隔し、第１導電型である第４半導体層をさらに備えた請求項１または８に記載の半導体装置。
【請求項１０】
第４電極と、
前記第１電極及び前記第１半導体層に接し、第２導電型である第４半導体層と、
前記第２電極及び前記第２半導体層に接し、第１導電型である第５半導体層と、
前記第４電極と前記第１半導体層との間、前記第４電極と前記第２半導体層との間、及び、前記第４電極と前記第５半導体層との間に配置され、前記第４電極に接した第２絶縁膜と、
をさらに備えた請求項１または８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
電力制御用の半導体装置について、還流電流を流すためにゲート制御ダイオードを内蔵した半導体装置が提案されている。このような半導体装置において、電力損失をより低減することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１３－０２１２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、電力損失を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、第１導電型の第１半導体層と、前記第１半導体層に接し、第２導電型の第２半導体層と、前記第２半導体層に接続された第２電極と、第３電極と、前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、を備える。
【図面の簡単な説明】
【０００６】
図１は、第１の実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
図３は、第１の実施形態に係る半導体装置を示す回路図である。
図４は、横軸に時間をとり、縦軸に各値をとって、第１の実施形態に係る半導体装置の動作を示すタイミングチャートである。
図５（ａ）～（ｃ）は、第１の実施形態に係る半導体装置の動作を示す断面図である。
図６は、横軸に時間をとり、縦軸に電圧又は電流をとって、第２の実施形態に係る半導体装置の動作を示すタイミングチャートである。
図７は、第３の実施形態に係る半導体装置を示す断面図である。
図８は、第４の実施形態に係る半導体装置を示す断面図である。
図９は、第４の実施形態の変形例に係る半導体装置を示す平面図である。
図１０は、第５の実施形態に係る半導体装置を示す断面図である。
図１１は、第６の実施形態に係る半導体装置を示す断面図である。
図１２は、第７の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００７】
＜第１の実施形態＞
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
なお、各図は模式的なものであり、適宜簡略化又は強調されている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、各構成要素の縦横比も実際とは異なる。後述する他の図についても同様である。
【０００８】
図１及び図２に示すように、本実施形態に係る半導体装置１は、例えば、逆導通ＩＧＢＴ（insulated gate bipolar transistor：絶縁ゲートバイポーラトランジスタ）である。半導体装置１においては、ＩＧＢＴが形成されたＩＧＢＴ領域Ｒ
ＩＧＢＴ
と、ＦＷＤ（Free Wheeling Diode：フリーホイールダイオード）が形成されたＦＷＤ領域Ｒ
ＦＷＤ
が設定されている。
【０００９】
半導体装置１においては、下面電極１１（第１電極）、半導体部分２０、上面電極１２（第２電極）、ＩＧＢＴゲートパッド１３、ＦＷＤゲートパッド１４、ＩＧＢＴゲート電極１５（第４電極）、ＦＷＤゲート電極１６（第３電極）、ＩＧＢＴゲート絶縁膜１７（第２絶縁膜）、ＦＷＤゲート絶縁膜１８（第１絶縁膜）、及び、絶縁部材１９が設けられている。下面電極１１、半導体部分２０、上面電極１２、ＩＧＢＴゲートパッド１３、及び、ＦＷＤゲートパッド１４は、それぞれ１つ設けられている。ＩＧＢＴゲート電極１５、ＦＷＤゲート電極１６、ＩＧＢＴゲート絶縁膜１７、ＦＷＤゲート絶縁膜１８、及び、絶縁部材１９は、それぞれ複数設けられている。
【００１０】
半導体部分２０においては、ｐ型コレクタ層２１（第４半導体層）、ｎ型カソード層２２、ｎ
－
型ドリフト層２３（第１半導体層）、ｐ型ベース・アノード層２４（第２半導体層）、ｎ
＋
型エミッタ層２５、ｐ
＋
型コンタクト層２６、及び、側壁ｎ型層２７（第３半導体層）が設けられている。ｐ型コレクタ層２１、ｎ型カソード層２２、ｎ
－
型ドリフト層２３、ｐ型ベース・アノード層２４は、例えば、それぞれ１つ設けられている。ｎ
＋
型エミッタ層２５（第５半導体層）、ｐ
＋
型コンタクト層２６、及び、側壁ｎ型層２７は、それぞれ複数設けられている。
（【００１１】以降は省略されています）

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