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公開番号2025047748
公報種別公開特許公報(A)
公開日2025-04-03
出願番号2023156430
出願日2023-09-21
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20250326BHJP()
要約【課題】アバランシェ耐量を向上できる半導体装置を提供する。
【解決手段】半導体装置は、第1～第4電極と、第1～第3半導体領域と、第1、第2絶縁部と、接続部と、を備える。第3電極は、第2方向に沿って延び第3方向において第2半導体領域と並ぶ第1電極領域と、第3方向に沿って延び第2方向において第2半導体領域と並ぶ第2電極領域と、第1電極領域と第2電極領域とを接続する第3電極領域と、を含む。第1絶縁部は、第1、第2絶縁部分を含む第1絶縁領域と、第3、第4絶縁部分を含む第2絶縁領域と、第5、第6絶縁部分を含む第3絶縁領域と、を含む。第4電極は、第1半導体領域及び第3電極と並ぶ。接続部は、第3絶縁領域と第2絶縁部との間に位置する第1接続部と、第3絶縁領域と第1接続部との間に位置する第2接続部と、を有する。
【選択図】図5

特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた前記第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第２電極と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向に沿って延び、前記第１方向に垂直であり前記第２方向に交差する第３方向において前記第２半導体領域と並ぶ第１電極領域と、
前記第３方向に沿って延び、前記第２方向において前記第２半導体領域と並ぶ第２電極領域と、
前記第１電極領域と前記第２電極領域とを接続する第３電極領域と、
を含む第３電極と、
前記第３方向において前記第２半導体領域と前記第１電極領域との間に設けられた第１絶縁部分と、前記第１方向において前記第１半導体領域と前記第１電極領域との間に設けられた第２絶縁部分と、を含む第１絶縁領域と、
前記第２方向において前記第２半導体領域と前記第２電極領域との間に設けられた第３絶縁部分と、前記第１方向において前記第１半導体領域と前記第２電極領域との間に設けられた第４絶縁部分と、を含む第２絶縁領域と、
前記第１絶縁領域と前記第２絶縁領域とを接続し、前記第１方向に垂直であり前記第２方向及び前記第３方向に交差する第４方向において前記第２半導体領域と前記第３電極領域との間に設けられた第５絶縁部分と、前記第１方向において前記第１半導体領域と前記第３電極領域との間に設けられた第６絶縁部分と、を含む第３絶縁領域と、
を含む第１絶縁部と、
前記第２方向及び前記第３方向において、前記第１半導体領域及び前記第３電極と並ぶ第４電極と、
前記第２方向及び前記第３方向において、前記第４電極と前記第１半導体領域との間及び前記第４電極と前記第３電極との間に設けられた第２絶縁部と、
前記第２方向、前記第３方向、及び前記第４方向において、前記第３絶縁領域と前記第２絶縁部との間に設けられ、前記第２電極と前記第２半導体領域とを電気的に接続する接続部と、
を備え、
前記接続部は、前記第２方向、前記第３方向、及び前記第４方向において前記第３絶縁領域と前記第２絶縁部との間に位置する第１接続部と、前記第４方向において前記第３絶縁領域と前記第１接続部との間に位置する第２接続部と、を有する、半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記第２接続部は、前記第３絶縁領域に接し、
前記第３電極領域の上端は、前記第２接続部の下端よりも下方に位置する、請求項１に記載の半導体装置。
【請求項３】
前記第２接続部は、前記第３絶縁領域と離隔し、
前記第３電極領域の上端は、前記第２接続部の下端よりも上方に位置する、請求項１に記載の半導体装置。
【請求項４】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた前記第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第２電極と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向に沿って延び、前記第１方向に垂直であり前記第２方向に交差する第３方向において前記第２半導体領域と並ぶ第１電極領域と、
前記第３方向に沿って延び、前記第２方向において前記第２半導体領域と並ぶ第２電極領域と、
前記第１電極領域と前記第２電極領域とを接続する第３電極領域と、
を含む第３電極と、
前記第３方向において前記第２半導体領域と前記第１電極領域との間に設けられた第１絶縁部分と、前記第１方向において前記第１半導体領域と前記第１電極領域との間に設けられた第２絶縁部分と、を含む第１絶縁領域と、
前記第２方向において前記第２半導体領域と前記第２電極領域との間に設けられた第３絶縁部分と、前記第１方向において前記第１半導体領域と前記第２電極領域との間に設けられた第４絶縁部分と、を含む第２絶縁領域と、
前記第１絶縁領域と前記第２絶縁領域とを接続し、前記第１方向に垂直であり前記第２方向及び前記第３方向に交差する第４方向において前記第２半導体領域と前記第３電極領域との間に設けられた第５絶縁部分と、前記第１方向において前記第１半導体領域と前記第３電極領域との間に設けられた第６絶縁部分と、を含む第３絶縁領域と、
を含む第１絶縁部と、
前記第２方向及び前記第３方向において、前記第１半導体領域及び前記第３電極と並ぶ第４電極と、
前記第２方向及び前記第３方向において、前記第４電極と前記第１半導体領域との間及び前記第４電極と前記第３電極との間に設けられた第２絶縁部と、
前記第２方向、前記第３方向、及び前記第４方向において、前記第３絶縁領域と前記第２絶縁部との間に設けられ、前記第２電極と前記第２半導体領域とを電気的に接続する接続部と、
を備え、
前記第４方向における前記接続部の幅は、前記第２方向における前記接続部の幅及び前記第３方向における前記接続部の幅よりも大きい、半導体装置。
【請求項５】
前記第６絶縁部分の下に設けられた前記第２導電形の第４半導体領域をさらに備えた、請求項１～４のいずれか１つに記載の半導体装置。
【請求項６】
前記第６絶縁部分の下端は、前記第２絶縁部分の下端及び前記第４絶縁部分の下端よりも下方に位置する、請求項１～４のいずれか１つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 4,400 文字）【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体装置は、電力変換等に用いられる。半導体装置において、アバランシェ耐量を向上することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－４０１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、アバランシェ耐量を向上できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、前記第１導電形の第３半導体領域と、第２電極と、第３電極と、第１絶縁部と、第４電極と、第２絶縁部と、接続部と、を備える。前記第１半導体領域は、前記第１電極の上に設けられる。前記第２半導体領域は、前記第１半導体領域の上に設けられる。前記第３半導体領域は、前記第２半導体領域の上に設けられる。前記第２電極は、前記第３半導体領域の上に設けられる。前記第２電極は、前記第３半導体領域と電気的に接続される。前記第３電極は、第１電極領域と、第２電極領域と、第３電極領域と、を含む。前記第１電極領域は、第２方向に沿って延びる。前記第２方向は、前記第１電極から前記第２電極に向かう第１方向に垂直である。前記第１電極領域は、第３方向において前記第２半導体領域と並ぶ。前記第３方向は、前記第１方向に垂直であり前記第２方向に交差する。前記第２電極領域は、前記第３方向に沿って延びる。前記第２電極領域は、前記第２方向において前記第２半導体領域と並ぶ。前記第３電極領域は、前記第１電極領域と前記第２電極領域とを接続する。前記第１絶縁部は、第１絶縁領域と、第２絶縁領域と、第３絶縁領域と、を含む。前記第１絶縁領域は、第１絶縁部分と、第２絶縁部分と、を含む。前記第１絶縁部分は、前記第３方向において前記第２半導体領域と前記第１電極領域との間に設けられる。前記第２絶縁部分は、前記第１方向において前記第１半導体領域と前記第１電極領域との間に設けられる。前記第２絶縁領域は、第３絶縁部分と、第４絶縁部分と、を含む。前記第３絶縁部分は、前記第２方向において前記第２半導体領域と前記第２電極領域との間に設けられる。前記第４絶縁部分は、前記第１方向において前記第１半導体領域と前記第２電極領域との間に設けられる。前記第３絶縁領域は、前記第１絶縁領域と前記第２絶縁領域とを接続する。前記第３絶縁領域は、第５絶縁部分と、第６絶縁部分と、を含む。前記第５絶縁部分は、第４方向において前記第２半導体領域と前記第３電極領域との間に設けられる。前記第４方向は、前記第１方向に垂直であり前記第２方向及び前記第３方向に交差する。前記第６絶縁部分は、前記第１方向において前記第１半導体領域と前記第３電極領域との間に設けられる。前記第４電極は、前記第２方向及び前記第３方向において、前記第１半導体領域及び前記第３電極と並ぶ。前記第２絶縁部は、前記第２方向及び前記第３方向において、前記第４電極と第１半導体領域との間及び前記第４電極と前記第３電極との間に設けられる。前記接続部は、前記第２方向、前記第３方向、及び前記第４方向において、前記第３絶縁領域と前記第２絶縁部との間に設けられる。前記接続部は、前記第２電極と前記第２半導体領域とを電気的に接続する。前記接続部は、第１接続部と、第２接続部と、を有する。前記第１接続部は、前記第２方向、前記第３方向、及び前記第４方向において、前記第３絶縁領域と前記第２絶縁部との間に位置する。前記第２接続部は、前記第４方向において、前記第３絶縁領域と前記第１接続部との間に位置する。
【０００６】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、前記第１導電形の第３半導体領域と、第２電極と、第３電極と、第１絶縁部と、第４電極と、第２絶縁部と、接続部と、を備える。前記第１半導体領域は、前記第１電極の上に設けられる。前記第２半導体領域は、前記第１半導体領域の上に設けられる。前記第３半導体領域は、前記第２半導体領域の上に設けられる。前記第２電極は、前記第３半導体領域の上に設けられる。前記第２電極は、前記第３半導体領域と電気的に接続される。前記第３電極は、第１電極領域と、第２電極領域と、第３電極領域と、を含む。前記第１電極領域は、第２方向に沿って延びる。前記第２方向は、前記第１電極から前記第２電極に向かう第１方向に垂直である。前記第１電極領域は、第３方向において前記第２半導体領域と並ぶ。前記第３方向は、前記第１方向に垂直であり前記第２方向に交差する。前記第２電極領域は、前記第３方向に沿って延びる。前記第２電極領域は、前記第２方向において前記第２半導体領域と並ぶ。前記第３電極領域は、前記第１電極領域と前記第２電極領域とを接続する。前記第１絶縁部は、第１絶縁領域と、第２絶縁領域と、第３絶縁領域と、を含む。前記第１絶縁領域は、第１絶縁部分と、第２絶縁部分と、を含む。前記第１絶縁部分は、前記第３方向において前記第２半導体領域と前記第１電極領域との間に設けられる。前記第２絶縁部分は、前記第１方向において前記第１半導体領域と前記第１電極領域との間に設けられる。前記第２絶縁領域は、第３絶縁部分と、第４絶縁部分と、を含む。前記第３絶縁部分は、前記第２方向において前記第２半導体領域と前記第２電極領域との間に設けられる。前記第４絶縁部分は、前記第１方向において前記第１半導体領域と前記第２電極領域との間に設けられる。前記第３絶縁領域は、前記第１絶縁領域と前記第２絶縁領域とを接続する。前記第３絶縁領域は、第５絶縁部分と、第６絶縁部分と、を含む。前記第５絶縁部分は、第４方向において前記第２半導体領域と前記第３電極領域との間に設けられる。前記第４方向は、前記第１方向に垂直であり前記第２方向及び前記第３方向に交差する。前記第６絶縁部分は、前記第１方向において前記第１半導体領域と前記第３電極領域との間に設けられる。前記第４電極は、前記第２方向及び前記第３方向において、前記第１半導体領域及び前記第３電極と並ぶ。前記第２絶縁部は、前記第２方向及び前記第３方向において、前記第４電極と第１半導体領域との間及び前記第４電極と前記第３電極との間に設けられる。前記接続部は、前記第２方向、前記第３方向、及び前記第４方向において、前記第３絶縁領域と前記第２絶縁部との間に設けられる。前記接続部は、前記第２電極と前記第２半導体領域とを電気的に接続する。前記第４方向における前記接続部の幅は、前記第２方向における前記接続部の幅及び前記第３方向における前記接続部の幅よりも大きい。
【図面の簡単な説明】
【０００７】
第１実施形態に係る半導体装置を表す平面図である。
第１実施形態に係る半導体装置の一部を表す平面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。
第１実施形態の第３変形例に係る半導体装置の一部を表す断面図である。
第２実施形態に係る半導体装置の一部を表す平面図である。
第２実施形態に係る半導体装置の一部を表す断面図である。
第３実施形態に係る半導体装置の一部を表す平面図である。
第３実施形態に係る半導体装置の一部を表す断面図である。
第４実施形態に係る半導体装置の一部を表す平面図である。
第４実施形態に係る半導体装置の一部を表す断面図である。
図１５（ａ）～図１５（ｈ）は、第１実施形態に係る半導体装置の製造方法の一例を表す断面図である。
図１６（ａ）～図１６（ｈ）は、第２実施形態に係る半導体装置の製造方法の一例を表す断面図である。
【発明を実施するための形態】
【０００８】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ
＋
、ｎ
－
及びｐ
＋
、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、第１実施形態に係る半導体装置の一部を表す平面図である。
図３～図５は、第１実施形態に係る半導体装置の一部を表す断面図である。
図２は、図１に示した領域IIを表している。
図３は、図２に示したIII－III線による断面図である。
図４は、図２に示したIV－IV線による断面図である。
図５は、図２に示したV－V線による断面図である。
【００１０】
第１実施形態に係る半導体装置１００は、縦型のＭＯＳＦＥＴである。半導体装置１００は、いわゆるドットＦＰ構造のＭＯＳＦＥＴである。
（【００１１】以降は省略されています）

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