特許ウォッチ

公開番号2024134507
公報種別公開特許公報(A)
公開日2024-10-03
出願番号2023200016
出願日2023-11-27
発明の名称半導体記憶装置および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H10B 43/27 20230101AFI20240926BHJP()
要約【課題】電気的特性の向上を図ることができる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第1積層体と第1分離部と第2積層体と第3積層体とビットラインを持つ。第1積層体は、複数の第1絶縁膜と複数の第1導電膜とが第1方向に交互に積層される。第1分離部は、第1積層体と第1方向と交差する第2方向で隣り合う。第2積層体は第1分離部と第2方向で隣り合う。第2積層体は、複数の第2絶縁膜と複数の第2導電膜とが第1方向に交互に積層される。第3積層体は、第2方向において、第2積層体と隣り合う。第3積層体は、複数の第2絶縁膜と複数の第3絶縁膜が前記第1方向に交互に積層される。複数の第2導電膜のうちの少なくとも1層以上の第3導電膜は、第1部分と第2部分を持つ。第2部分は、第1方向で第1部分の下に位置し、第2方向で第1部分より第3積層体の内部により突出する。
【選択図】図7
特許請求の範囲【請求項１】
複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層された第１積層体と、
前記第１積層体と前記第１方向と交差する第２方向で隣り合い、前記第１方向と、前記第１方向および前記第２方向と交差する第３方向とに延びる絶縁体を含む第１分離部と、
前記第１分離部と前記第２方向で隣り合い、複数の第２絶縁膜と複数の第２導電膜とが前記第１方向に交互に積層された第２積層体と、
前記第２方向において、前記第２積層体と隣り合い、前記複数の第２絶縁膜と複数の第３絶縁膜とが前記第１方向に交互に積層された第３積層体と、
前記第１積層体の前記第１方向の一方側である上側に設けられるビットラインと、
を備え、
前記第１積層体は、第１半導体層を含み、かつ前記第１方向に延びる第１柱状部を有し、
前記複数の第２導電膜のうちの少なくとも１層以上の第３導電膜が、
第１部分と、
前記第１方向で前記第１部分の下に位置し、前記第２方向で前記第１部分より前記第３積層体の内部により突出する第２部分と、を有する、
半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記複数の第３絶縁膜のうち、少なくとも１層以上の前記第３絶縁膜は、上部領域と、前記第１方向において前記上部領域より下側に位置する下部領域とを有し、
前記下部領域は、前記上部領域よりも大きい、第１薬液に対するエッチングレートを有する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１柱状部は前記第１方向に延びるメモリホール内に設けられ、
前記メモリホールの側壁には、前記複数の第１導電膜側に向かって窪んだ複数のリセスが形成され、
前記複数のリセスの深さは、前記第１方向において、異なる、
請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の第２導電膜のうちの少なくとも２層以上の第３導電膜が、それぞれ、
前記第１部分と、
前記第２部分と、を有し、
前記第２部分のそれぞれの前記第２方向での突出長さは異なる、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１薬液は、リン酸である、
請求項２に記載の半導体記憶装置。
【請求項６】
前記下部領域の密度は、前記上部領域の密度と異なる、
請求項２に記載の半導体記憶装置。
【請求項７】
前記複数の第３絶縁膜のうち、少なくとも１層以上の前記第３絶縁膜において、前記下部領域の酸素含有率は、前記上部領域の酸素含有率よりも小さい、
請求項２に記載の半導体記憶装置。
【請求項８】
第１柱状部は、上部柱状部と前記上部柱状部の下方に位置する下部柱状部を有し、
前記上部柱状部と前記下部柱状部はいずれも、前記第１方向において、下方に向かって径が小さくなる縮径部をそれぞれ有し、
前記縮径部と前記第３導電膜は、前記第２方向において重なる位置にある、
請求項１に記載の半導体記憶装置。
【請求項９】
第１柱状部は、上部柱状部と前記上部柱状部の下方に位置する下部柱状部を有し、
前記上部柱状部と前記下部柱状部はいずれも、前記第１方向において径が小さくなる縮径部をそれぞれ有し、
前記縮径部と前記第３導電膜は、前記第２方向において重なる位置にある、
請求項５に記載の半導体記憶装置。
【請求項１０】
前記第２積層体内において、第２半導体層を含み、前記第１方向に延びる第２柱状部を有する、
請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に積層された複数の配線層と、これら複数の配線層を貫通して第１方向に延びるメモリ構造と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－３８９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１積層体と、第１分離部と、第２積層体と、第３積層体と、ビットラインを持つ。第１積層体は、複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層される。第１分離部は、第１積層体と第１方向と交差する第２方向で隣り合う。第１分離部は、第１方向と、第１方向および第２方向と交差する第３方向とに延びる。第２積層体は、第１分離部と第２方向で隣り合う。第２積層体は、複数の第２絶縁膜と複数の第２導電膜とが第１方向に交互に積層される。第３積層体は、第２方向において、第２積層体と隣り合う。第３積層体は、複数の第２絶縁膜と複数の第３絶縁膜とが前記第１方向に交互に積層される。ビットラインは、第１積層体の第１方向の一方側である上側に設けられる。第１積層体は、第１半導体層を含む。第１積層体は、第１方向に延びる第１柱状部を含む。複数の第２導電膜のうちの少なくとも１層以上の第３導電膜は、第１部分と第２部分とを持つ。第２部分は、第１方向で第１部分の下に位置し、第２方向で第１部分より第３積層体の内部により突出する。
【図面の簡単な説明】
【０００６】
実施形態の半導体記憶装置およびメモリコントローラを示すブロック図。
実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路を示す図。
実施形態の半導体記憶装置の一部を示す平面図。
実施形態の半導体記憶装置の一部を示す断面図。
実施形態の半導体記憶装置の、セルアレイ領域と端部領域の境界近傍における第１柱状部と第２柱状部の拡大断面図。
実施形態の半導体記憶装置の、第１柱状部の近傍を示す断面図。
図５に示す領域Ｘの拡大図。
実施形態の半導体記憶装置の導電膜の近傍を拡大した断面図。
図５に示す領域Ｙの拡大図。
実施形態の半導体記憶装置の製造方法を説明するための断面図。
実施形態の半導体記憶装置の製造方法を説明するための断面図。
実施形態の半導体記憶装置の製造方法を説明するための断面図。
実施形態の半導体記憶装置の製造方法を説明するための断面図。
実施形態の半導体記憶装置の製造方法を説明するための断面図。
実施形態の半導体記憶装置の製造方法を説明するための断面図。
実施形態の半導体記憶装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本出願において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願において「平行」、「直交」、または「同一」とは、それぞれ「略平行」、「略直交」、または「略同一」である場合も含む。本出願において「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。ここでいう「Ａ方向」は任意の方向である。
【０００８】
また先に、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、後述する基板３０の表面（図４参照）に沿う方向である。＋Ｘ方向は、後述する分離部８１（図３参照）の延びる方向のうちの一方向である。－Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するビットラインＢＬ（図４参照）が延びた方向のうちの一方向である。－Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、基板３０（図４参照）の厚さ方向である。＋Ｚ方向は、基板３０から後述するビットラインＢＬに向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。Ｚ方向は半導体記憶装置１の形成に使用される基板３０の表面に対する鉛直方向に対応している。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。＋Ｚ方向は、「第１方向」の一例である。＋Ｙ方向は、「第２方向」の一例である。＋Ｘ方向は、「第３方向」の一例である。
【０００９】
以下で参照される図面のうち、平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の一部の構成要素の図示が適宜省略されている。
【００１０】
（実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、メモリコントローラ２によって、制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格に準拠している。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
（【００１１】以降は省略されています）

関連特許