特許ウォッチ

公開番号2024123279
公報種別公開特許公報(A)
公開日2024-09-11
出願番号2021082817
出願日2021-05-14
発明の名称スイッチ装置およびフロントエンド回路
出願人株式会社村田製作所
代理人
主分類H03K 17/693 20060101AFI20240904BHJP(基本電子回路)
要約【課題】不整合損失を低減しつつ、導通抵抗による信号の損失を低減可能なスイッチ装置を提供する。
【解決手段】スイッチ装置は、共通端子Panと、端子Ps10と端子Ps101との導通を切り替えるスイッチ回路1と、端子Ps20と端子Ps201との導通を切り替えるスイッチ回路2と、端子300のうち少なくとも1つと端子Ps30との導通を切り替えるスイッチ回路3とを備える。端子Ps10と端子Ps101とを結ぶ経路、端子Ps20と端子Ps201とを結ぶ経路、端子Ps30と複数の端子300とを結ぶ複数の経路にそれぞれ配置されたスイッチ素子E100を含む。スイッチ素子E100は、スタックされた1以上の半導体素子から構成されており、スイッチ回路2におけるスイッチ素子E121の半導体素子のスタック数は、スイッチ回路1におけるスイッチ素子E111の半導体素子のスタック数よりも少ない。
【選択図】図2
特許請求の範囲【請求項１】
共通端子と、
第１端子と第２端子とを有し、前記第１端子と前記第２端子との導通と非導通とを切り替える第１スイッチ回路と、
第３端子と第４端子とを有し、前記第３端子と前記第４端子との導通と非導通とを切り替える第２スイッチ回路と、
第５端子と複数の第６端子とを有し、前記複数の第６端子のうち少なくとも１つと前記第５端子との導通と非導通とを切り替える第３スイッチ回路と、
を備え、
前記第１端子と前記第３端子とは、前記共通端子に接続され、
前記第５端子は、前記第４端子に接続されており、
前記第１スイッチ回路と、前記第２スイッチ回路と、前記第３スイッチ回路とは、前記第１端子と前記第２端子とを結ぶ第１経路、前記第３端子と前記第４端子とを結ぶ第２経路、前記第５端子と前記複数の第６端子とを結ぶ複数の第３経路にそれぞれ配置された第１スイッチ素子を含み、
前記第１スイッチ素子は、スタックされた１以上の半導体素子を含み、
前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第１スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数よりも少ない、
スイッチ装置。
続きを表示（約 1,200 文字）【請求項２】
前記第１スイッチ回路と、前記第３スイッチ回路とは、前記第１経路とグランドとを結ぶ経路および前記複数の第３経路とグランドとを結ぶ経路にそれぞれ配置された第２スイッチ素子をさらに含み、
前記第１スイッチ回路の前記第２スイッチ素子は、前記第１スイッチ回路の前記第１スイッチ素子と、前記第２端子との間に配置されており、
前記第３スイッチ回路の前記第２スイッチ素子は、前記第３スイッチ回路の前記第１スイッチ素子と、前記第６端子との間に配置されており、
前記第１スイッチ素子と前記第２スイッチ素子とは排他的に動作する、請求項１に記載のスイッチ装置。
【請求項３】
前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第３スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数よりも少ない、請求項１または２に記載のスイッチ装置。
【請求項４】
前記第１スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第３スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数と等しい、請求項１～３の何れか１項に記載のスイッチ装置。
【請求項５】
前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は１である、請求項１～４の何れか１項に記載のスイッチ装置。
【請求項６】
前記第１スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数と、前記第３スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数との和より小さい、請求項１～５の何れか１項に記載のスイッチ装置。
【請求項７】
前記第２スイッチ回路における前記第３端子と前記第４端子とが非導通である場合、前記第３スイッチ回路における前記第５端子と前記複数の第６端子とは非導通である、請求項１～６の何れか１項に記載のスイッチ装置。
【請求項８】
前記第１スイッチ素子は、ＦＥＴスイッチである、請求項１～７の何れか１項に記載のスイッチ装置。
【請求項９】
前記第２スイッチ回路における前記第１スイッチ素子の半導体素子のゲート幅は、前記第１スイッチ回路における前記第１スイッチ素子の半導体素子のゲート幅、および、前記第３スイッチ回路における前記第１スイッチ素子の半導体素子のゲート幅の少なくとも一方のゲート幅よりも大きい、請求項８に記載のスイッチ装置。
【請求項１０】
前記第２スイッチ回路は第１スイッチ素子のみで構成されている、請求項１～９の何れか１項に記載のスイッチ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、スイッチ装置に関し、より特定的には、複数の通信バンドの高周波信号を通信する高周波フロントエンド回路に利用可能なスイッチ装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
近年、移動体通信機等の通信端末は、小型化と共に１台の通信端末で複数の通信バンドに対応することが求められている。
【０００３】
これを実現するため、例えば特許文献１に記載の高周波用のモジュールは、スイッチ素子、および、複数種類のフィルタを備えている。スイッチ素子は、アンテナに接続されるアンテナ側の接続端子と、フィルタ側に接続される複数のフィルタ側端子とを備える。高周波モジュールは、スイッチ素子において複数のフィルタ側端子がアンテナ側の接続端子に選択的に接続されることにより、複数の通信バンドを選択的に通信可能にする。
【先行技術文献】
【特許文献】
【０００４】
特開２０１４－０５００９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の高周波用のモジュールでは、通信バンドの数が多くなるにつれて、スイッチ回路（スイッチ素子）によって切り替え可能な端子の数も増加する。これに伴い、スイッチ回路の共通端子とグランドとの間に生じる容量であるストレー容量が大きくなるため、通信バンドの数が多くなると不整合損失が大きくなるおそれがある。
【０００６】
このような不整合損失を低減するために、スイッチ回路を複数段に接続（カスケード接続）する構成が考えられる。しかし、この構成では、スイッチ回路の段数の増加に伴って導通抵抗による信号の損失が大きくなるという別の課題が発生してしまう。
【０００７】
そこで、本発明の目的は、不整合損失を低減しつつ、導通抵抗による信号の損失を低減可能なスイッチ装置およびフロントエンド回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明のスイッチ装置は、共通端子と、第１端子と第２端子とを有し、第１端子と第２端子との導通と非導通とを切り替える第１スイッチ回路と、第３端子と第４端子とを有し、第３端子と第４端子との導通と非導通とを切り替える第２スイッチ回路と、第５端子と複数の第６端子とを有し、複数の第６端子のうち少なくとも１つと第５端子との導通と非導通とを切り替える第３スイッチ回路と、を備える。第１端子と第３端子とは、共通端子に接続され、第５端子は、第４端子に接続されており、第１スイッチ回路と、第２スイッチ回路と、第３スイッチ回路とは、第１端子と第２端子とを結ぶ第１経路、第３端子と第４端子とを結ぶ第２経路、第５端子と複数の第６端子とを結ぶ複数の第３経路にそれぞれ配置された第１スイッチ素子を含む。第１スイッチ素子は、スタックされた１以上の半導体素子から構成されており、第２スイッチ回路における第１スイッチ素子の半導体素子のスタック数は、第１スイッチ回路における第１スイッチ素子の半導体素子のスタック数よりも少ない。
【発明の効果】
【０００９】
本発明によれば、不整合損失を低減しつつ、導通抵抗による信号の損失が抑制可能である。
【図面の簡単な説明】
【００１０】
第１の実施形態に係る高周波フロントエンド回路の回路図である。
第１の実施形態に係るスイッチ装置の回路図である。
第１の実施形態に係るスイッチ装置を半導体素子を用いて示した回路図である。
比較例１に係るスイッチ装置の回路図である。
第１の実施形態におけるインピーダンスを示す第１のスミスチャートである。
第１の実施形態におけるインピーダンスを示す第２のスミスチャートである。
第１の実施形態におけるインピーダンスを示す第３のスミスチャートである。
第１の実施形態におけるスイッチ装置の挿入損失を示す第１のグラフである。
第１の実施形態におけるスイッチ装置の挿入損失を示す第２のグラフである。
第１の実施形態におけるスイッチ装置の挿入損失を示す第３のグラフである。
比較例２に係るスイッチ装置の回路図である。
比較例２に係るスイッチ装置を半導体素子を用いて示した回路図である。
第１の実施形態に係る半導体素子を詳細に示した第１の図である。
第１の実施形態に係る半導体素子を詳細に示した第２の図である。
第１の実施形態に係る半導体素子を詳細に示した第３の図である。
第１の実施形態に係るスイッチ回路と比較例２に係るスイッチ回路との挿入損失を示すグラフである。
変形例に係るスイッチ装置を備える高周波フロントエンド回路の回路図である。
変形例に係る高周波フロントエンド回路の挿入損失を示す第１のグラフである。
変形例に係る高周波フロントエンド回路の挿入損失を示す第２のグラフである。
変形例に係る高周波フロントエンド回路の挿入損失を示す第３のグラフである。
変形例に係る高周波フロントエンド回路の挿入損失を示す第４のグラフである。
変形例に係る高周波フロントエンド回路の挿入損失を示す第５のグラフである。
変形例に係る高周波フロントエンド回路の挿入損失を示す第６のグラフである。
変形例に係る高周波フロントエンド回路の挿入損失を示す第７のグラフである。
変形例に係る高周波フロントエンド回路の挿入損失を示す第８のグラフである。
変形例に係る高周波フロントエンド回路の挿入損失を示す第９のグラフである。
比較例３に係るスイッチ装置を備える高周波フロントエンド回路の回路図である。
第２の実施形態に係る高周波フロントエンド回路の回路図である。
ストレー容量と損失との関係を説明するための第１のスミスチャートである。
ストレー容量と損失との関係を説明するための第２のスミスチャートである。
ストレー容量と損失との関係を説明するための第３のスミスチャートである。
ストレー容量と損失との関係を説明するための第１のグラフである。
ストレー容量と損失との関係を説明するための第２のグラフである。
ストレー容量と損失との関係を説明するための第３のグラフである。
整合回路の効果を説明するための第１の回路図である。
整合回路の効果を説明するための第２の回路図である。
整合回路の効果を説明するための第３の回路図である。
整合回路の効果を説明するための第４の回路図である。
整合回路の効果を説明するための第１のスミスチャートである。
整合回路の効果を説明するための第１のスミスチャートである。
整合回路の効果を説明するための第１のスミスチャートである。
整合回路の効果を説明するための第１のスミスチャートである。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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