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公開番号2024086673
公報種別公開特許公報(A)
公開日2024-06-27
出願番号2023211262
出願日2023-12-14
発明の名称ワンタイムプログラミングメモリ回路、ワンタイムプログラミングメモリ及びその操作方法
出願人國立中央大學
代理人個人,個人,個人
主分類H01L 21/82 20060101AFI20240620BHJP(基本的電気素子)
要約【課題】ワンタイムプログラミングメモリ回路、ワンタイムプログラミングメモリ及びその操作方法を提供する。
【解決手段】一端がソース線に電気的に接続されるワンタイムプログラミングダイオードと、ゲート、第1ソース/ドレイン及び第2ソース/ドレインを含み、ゲートがワード線に電気的に接続され、第1ソース/ドレインがビット線に電気的に接続され、第2ソース/ドレインがワンタイムプログラミングダイオードの他端に電気的に接続される制御電界効果トランジスタと、を含むワンタイムプログラミングメモリ。
【選択図】図1
特許請求の範囲【請求項１】
一端がソース線に電気的に接続されるワンタイムプログラミングダイオードと、
ゲート、第１ソース／ドレイン及び第２ソース／ドレインを含み、前記ゲートがワード線に電気的に接続され、前記第１ソース／ドレインがビット線に電気的に接続され、前記第２ソース／ドレインが前記ワンタイムプログラミングダイオードの他端に電気的に接続される制御電界効果トランジスタと、
を含むワンタイムプログラミングメモリ。
続きを表示（約 2,200 文字）【請求項２】
前記制御電界効果トランジスタはＮ型制御電界効果トランジスタであり、前記ワンタイムプログラミングダイオードはＮＰＮ型トランジスタで構成され、前記ＮＰＮ型トランジスタは第１Ｎ型半導体、Ｐ型半導体及び第２Ｎ型半導体を含み、前記Ｐ型半導体は前記第１Ｎ型半導体と前記第２Ｎ型半導体との間に介在し、前記第１Ｎ型半導体は前記ソース線に電気的に接続され、前記第２Ｎ型半導体は前記制御電界効果トランジスタの前記第２ソース／ドレインに電気的に接続される請求項１に記載のワンタイムプログラミングメモリ。
【請求項３】
前記制御電界効果トランジスタはＮ型制御電界効果トランジスタであり、前記ワンタイムプログラミングダイオードはＮＩＮ型トランジスタで構成され、前記ＮＩＮ型トランジスタは第１Ｎ型半導体、真性（Ｉ型）半導体及び第２Ｎ型半導体を含み、前記Ｉ型半導体は前記第１Ｎ型半導体と前記第２Ｎ型半導体との間に介在し、前記第１Ｎ型半導体は前記ソース線に電気的に接続され、前記第２Ｎ型半導体は前記制御電界効果トランジスタの前記第２ソース／ドレインに電気的に接続される請求項１に記載のワンタイムプログラミングメモリ。
【請求項４】
前記制御電界効果トランジスタはＰ型制御電界効果トランジスタであり、前記ワンタイムプログラミングダイオードはＰＮＰ型トランジスタで構成され、前記ＰＮＰ型トランジスタは第１Ｐ型半導体、Ｎ型半導体及び第２Ｐ型半導体を含み、前記Ｎ型半導体は前記第１Ｐ型半導体と前記第２Ｐ型半導体との間に介在し、前記第１Ｐ型半導体は前記ソース線に電気的に接続され、前記第２Ｐ型半導体は前記制御電界効果トランジスタの前記第２ソース／ドレインに電気的に接続される請求項１に記載のワンタイムプログラミングメモリ。
【請求項５】
前記制御電界効果トランジスタはＰ型制御電界効果トランジスタであり、前記ワンタイムプログラミングダイオードはＰＩＰ型トランジスタで構成され、前記ＰＩＰ型トランジスタは第１Ｐ型半導体、真性（Ｉ型）半導体及び第２Ｐ型半導体を含み、前記Ｉ型半導体は前記第１Ｐ型半導体と前記第２Ｐ型半導体との間に介在し、前記第１Ｐ型半導体は前記ソース線に電気的に接続され、前記第２Ｐ型半導体は前記制御電界効果トランジスタの前記第２ソース／ドレインに電気的に接続される請求項１に記載のワンタイムプログラミングメモリ。
【請求項６】
前記制御電界効果トランジスタはＮ型制御電界効果トランジスタであり、前記ワンタイムプログラミングダイオードは、フローティングゲートＮ型電界効果トランジスタで構成され、前記フローティングゲートＮ型電界効果トランジスタの２つのＮ型ソース／ドレインはそれぞれ前記制御電界効果トランジスタの前記第２ソース／ドレインと前記ソース線に電気的に接続される請求項１に記載のワンタイムプログラミングメモリ。
【請求項７】
前記制御電界効果トランジスタはＰ型制御電界効果トランジスタであり、前記ワンタイムプログラミングダイオードはフローティングゲートＰ型電界効果トランジスタで構成され、前記フローティングゲートＰ型電界効果トランジスタの２つのＰ型ソース／ドレインはそれぞれ前記制御電界効果トランジスタの前記第２ソース／ドレインと前記ソース線に電気的に接続される請求項１に記載のワンタイムプログラミングメモリ。
【請求項８】
前記制御電界効果トランジスタが前記ワード線の制御電圧によってオンになると、前記ビット線のプログラミング電圧により前記ワンタイムプログラミングダイオードにアヴァランシェ崩壊（ａｖａｌａｎｃｈｅｂｒｅａｋｄｏｗｎ）が発生して、前記ワンタイムプログラミングダイオードがプログラミング済み状態となる請求項１～７の何れか１項に記載のワンタイムプログラミングメモリ。
【請求項９】
アレイ状に配列された複数のメモリユニットを備え、
各前記メモリユニットはワンタイムプログラミングメモリを含み、前記ワンタイムプログラミングメモリは、
一端がソース線に電気的に接続されるワンタイムプログラミングダイオードと、
ゲート、第１ソース／ドレイン及び第２ソース／ドレインを含み、前記ゲートがワード線に電気的に接続され、前記第１ソース／ドレインがビット線に電気的に接続され、前記第２ソース／ドレインが前記ワンタイムプログラミングダイオードの他端に電気的に接続される制御電界効果トランジスタと、を含む、
ワンタイムプログラミングメモリ回路。
【請求項１０】
各前記メモリユニットは、別のワンタイムプログラミングメモリを含み、前記別のワンタイムプログラミングメモリは、
一端が前記ソース線に電気的に接続される別のワンタイムプログラミングダイオードと、
ゲート、第１ソース／ドレイン及び第２ソース／ドレインを含み、前記ゲートが別のワード線に電気的に接続され、前記第１ソース／ドレインが前記ビット線に電気的に接続され、前記第２ソース／ドレインが前記別のワンタイムプログラミングダイオードの他端に電気的に接続される別の制御電界効果トランジスタと、を含む請求項９に記載のワンタイムプログラミングメモリ回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、記憶回路及びその操作方法に関し、特にワンタイムプログラミングメモリ回路、ワンタイムプログラミングメモリ及びその操作方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
従来の１つのトランジスタと１つの抵抗（１Ｔ１Ｒ）からなるワンタイムプログラミングメモリは、溶断を容易にするために細く曲がった金属ワイヤと大きなパッドを必要とするため、１Ｔ１Ｒワンタイムプログラミングメモリの面積は大きくなる。
【０００３】
また、１つのトランジスタと１つのコンデンサ（１Ｔ１Ｃ）からなるワンタイムプログラミングメモリは、コンデンサ内の酸化物層を破壊するために高電圧（即ち、４～５Ｖ）を必要とする。同様に、１つの制御トランジスタと１つの記憶トランジスタ（１Ｔ１Ｔ）からなるワンタイムプログラミングメモリも、記憶トランジスタのゲート酸化層を破壊するために高電圧（即ち、４～５Ｖ）を必要とする。前述の高電圧はトランジスタの動作電圧をはるかに超えるため、１Ｔ１Ｃ又は１Ｔ１Ｔのワンタイムプログラミングメモリは何れも高電圧を生成するための追加の周辺回路を必要とする。しかしながら、周辺回路の電圧が高くなればなるほど、その面積は大きくなる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、従来技術の問題を改善するために、ワンタイムプログラミングメモリ回路、ワンタイムプログラミングメモリ及びその操作方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の幾つかの実施例において、本発明に係るワンタイムプログラミングメモリは、一端がソース線に電気的に接続されるワンタイムプログラミングダイオードと、ゲート、第１ソース／ドレイン及び第２ソース／ドレインを含み、ゲートがワード線に電気的に接続され、第１ソース／ドレインがビット線に電気的に接続され、第２ソース／ドレインがワンタイムプログラミングダイオードの他端に電気的に接続される制御電界効果トランジスタと、を含む。
【０００６】
本発明の幾つかの実施例において、制御電界効果トランジスタはＮ型制御電界効果トランジスタであり、ワンタイムプログラミングダイオードはＮＰＮ型トランジスタで構成され、ＮＰＮ型トランジスタは第１Ｎ型半導体、Ｐ型半導体及び第２Ｎ型半導体を含み、Ｐ型半導体は第１Ｎ型半導体と第２Ｎ型半導体との間に介在し、第１Ｎ型半導体はソース線に電気的に接続され、第２Ｎ型半導体は制御電界効果トランジスタの第２ソース／ドレインに電気的に接続される。
【０００７】
本発明の幾つかの実施例において、制御電界効果トランジスタはＮ型制御電界効果トランジスタであり、ワンタイムプログラミングダイオードはＮＩＮ型トランジスタで構成され、ＮＩＮ型トランジスタは第１Ｎ型半導体、真性（Ｉ型）半導体及び第２Ｎ型半導体を含み、Ｉ型半導体は第１Ｎ型半導体と第２Ｎ型半導体との間に介在し、第１Ｎ型半導体はソース線に電気的に接続され、第２Ｎ型半導体は制御電界効果トランジスタの第２ソース／ドレインに電気的に接続される。
【０００８】
本発明の幾つかの実施例において、制御電界効果トランジスタはＰ型制御電界効果トランジスタであり、ワンタイムプログラミングダイオードはＰＮＰ型トランジスタで構成され、ＰＮＰ型トランジスタは第１Ｐ型半導体、Ｎ型半導体及び第２Ｐ型半導体を含み、Ｎ型半導体は第１Ｐ型半導体と第２Ｐ型半導体との間に介在し、第１Ｐ型半導体はソース線に電気的に接続され、第２Ｐ型半導体は制御電界効果トランジスタの第２ソース／ドレインに電気的に接続される。
【０００９】
本発明の幾つかの実施例において、制御電界効果トランジスタはＰ型制御電界効果トランジスタであり、ワンタイムプログラミングダイオードはＰＩＰ型トランジスタで構成され、ＰＩＰ型トランジスタは第１Ｐ型半導体、真性（Ｉ型）半導体及び第２Ｐ型半導体を含み、Ｉ型半導体は第１Ｐ型半導体と第２Ｐ型半導体との間に介在し、第１Ｐ型半導体はソース線に電気的に接続され、第２Ｐ型半導体は制御電界効果トランジスタの第２ソース／ドレインに電気的に接続される。
【００１０】
本発明の幾つかの実施例において、制御電界効果トランジスタはＮ型制御電界効果トランジスタであり、ワンタイムプログラミングダイオードは、フローティングゲートＮ型電界効果トランジスタで構成され、フローティングゲートＮ型電界効果トランジスタの２つのＮ型ソース／ドレインはそれぞれ制御電界効果トランジスタの第２ソース／ドレインとソース線に電気的に接続される。
（【００１１】以降は省略されています）

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