特許ウォッチ

公開番号2024064268
公報種別公開特許公報(A)
公開日2024-05-14
出願番号2022172731
出願日2022-10-27
発明の名称半導体パッケージ及び半導体パッケージの製造方法
出願人大日本印刷株式会社
代理人個人,個人,個人
主分類H01L 23/12 20060101AFI20240507BHJP(基本的電気素子)
要約【課題】FOPLP(Fan Out Panel Level Package)において、支持キャリアから剥離された半導体パッケージの反りを抑制した半導体パッケージ及び半導体パッケージの製造方法を提供する。
【解決手段】半導体パッケージ1は、第1面201及び第1面の反対側に位置する第2面202を含み、絶縁層21及び複数の配線22を其々有する第1配線層20A、第2配線層20B、第3配線層20C及び第4配線層20Dを含む再配線層20と、第1面201に位置する第1半導体素子40A及び第2半導体素子40Bと、第1面201に位置し、平面視において第1半導体素子40A及び第2半導体素子40Bを囲うモールド樹脂層60と、を備える。再配線層20は、30μm以上50μm以下の厚みを有する。モールド樹脂層60は、200μm以上400μm以下の厚みを有する。
【選択図】図12
特許請求の範囲【請求項１】
半導体パッケージであって、
第１面及び前記第１面の反対側に位置する第２面を含み、絶縁層及び配線を含む再配線層と、
前記第１面に位置する第１半導体素子及び第２半導体素子と、
前記第１面に位置し、平面視において前記第１半導体素子及び前記第２半導体素子を囲うモールド樹脂層と、を備え、
前記再配線層は、３０μｍ以上５０μｍ以下の厚みを有し、
前記モールド樹脂層は、２００μｍ以上４００μｍ以下の厚みを有する、半導体パッケージ。
続きを表示（約 1,200 文字）【請求項２】
前記再配線層の前記絶縁層は、ポリイミドを含み、
前記モールド樹脂層は、エポキシ樹脂を含む、請求項１に記載の半導体パッケージ。
【請求項３】
前記再配線層は、第１弾性率Ｅ１を有し、
前記モールド樹脂層は、第２弾性率Ｅ２を有し、
前記第１弾性率Ｅ１に対する前記第２弾性率Ｅ２の比であるＥ２／Ｅ１が、８．０以上１０．０以下である、請求項１に記載の半導体パッケージ。
【請求項４】
半導体パッケージであって、
第１面及び前記第１面の反対側に位置する第２面を含み、絶縁層及び配線を含む再配線層と、
前記第１面に位置する第１半導体素子及び第２半導体素子と、
前記第１面に位置し、前記第１半導体素子及び前記第２半導体素子に接するモールド樹脂層と、を備え、
前記再配線層は、第１弾性率Ｅ１を有し、
前記モールド樹脂層は、第２弾性率Ｅ２を有し、
前記第１弾性率Ｅ１に対する前記第２弾性率Ｅ２の比であるＥ２／Ｅ１が、８．０以上１０．０以下である、半導体パッケージ。
【請求項５】
前記再配線層は、第１厚みＴ１を有し、
前記モールド樹脂層は、第２厚みＴ２を有し、
第１厚みＴ１と前記第１弾性率Ｅ１の積であるＴ１×Ｅ１に対する、第２厚みＴ２と前記第２弾性率Ｅ２の積であるＴ２×Ｅ２の比である（Ｔ２×Ｅ２）／（Ｔ１×Ｅ１）が、６０．０以上７５．０以下である、請求項４に記載の半導体パッケージ。
【請求項６】
前記モールド樹脂層は、平面視において前記第１半導体素子と前記第２半導体素子との間に位置する中間部分を含み、
前記中間部分は、前記再配線層との境界において、－６．０μｍ以上６．０μｍ以下の反りを有する、請求項４に記載の半導体パッケージ。
【請求項７】
前記第１弾性率Ｅ１に対する前記第２弾性率Ｅ２の比であるＥ２／Ｅ１が、９．０以上９．３以下であり、
前記中間部分は、前記再配線層との境界において、－３．０μｍ以上３．０μｍ以下の反りを有する、請求項６に記載の半導体パッケージ。
【請求項８】
前記再配線層は、積層された複数の配線層を含み、
複数の前記配線層はそれぞれ、前記絶縁層及び前記配線を含む、請求項１～７のいずれか一項に記載の半導体パッケージ。
【請求項９】
複数の前記配線層はそれぞれ、４．０μｍ以上１２．０μｍ以下の厚みを有する、請求項８に記載の半導体パッケージ。
【請求項１０】
前記モールド樹脂層は、モールド第１面と、前記モールド第１面の反対側に位置し、前記再配線層の前記第１面に面するモールド第２面と、を含み、
前記モールド第１面は、第１半導体素子の上面及び前記第２半導体素子の上面と同一平面上に位置する、請求項１～７のいずれか一項に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、半導体パッケージ及び半導体パッケージの製造方法に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
ＣＰＵやメモリなど、機能の異なる複数の半導体素子を１つの基板上に高密度で実装するパッケージング技術が注目されている。複数の半導体素子を電気的に接続する基板は、インターポーザとも称される。例えば特許文献１，２は、貫通電極を含むインターポーザと、インターポーザに搭載された半導体素子と、を備える半導体パッケージを開示している。
【０００３】
近年、半導体素子のさらなる高密度化を実現する技術として、ＦＯＷＬＰ（Fan Out Wafer Level Package）が注目されている。ＦＯＷＬＰの一例を説明する。まず、８インチなどのウェハの形状を有する基板上に配線層を形成する。続いて、基板上に半導体素子を実装する。続いて、配線層及び半導体素子を封止するモールド樹脂層を基板上に形成する。半導体素子を他の配線基板などに接続する際には、配線層、半導体素子及びモールド樹脂層を含む構造体を基板から剥離する。ＦＯＷＬＰによれば、半導体素子よりも外側の領域にまで配線層を形成できる。
【先行技術文献】
【特許文献】
【０００４】
特許第６０１４９０７号公報
特許第６１５９８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＦＯＷＬＰよりも高い生産性を実現できる技術として、ＦＯＰＬＰ（Fan Out Panel Level Package）が知られている。ＦＯＰＬＰにおいては、支持キャリア上に半導体パッケージを形成する。例えば、支持キャリア上に再配線層が形成され、再配線層上に半導体素子が搭載される。その後、再配線層上にモールド樹脂層が形成される。
【０００６】
半導体パッケージは、支持キャリアから剥離された後、マザーボードなどの配線基板に搭載される。半導体パッケージの構成要素に応力が生じている場合、支持キャリアから剥離された半導体パッケージに反りが生じることがある。反りは、半導体パッケージと配線基板との間の接続不良などを引き起こす可能性がある。
【０００７】
本開示の実施形態は、このような課題を効果的に解決し得る半導体パッケージ及び半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の実施形態は、以下の［１］～［１７］に関する。
［１］半導体パッケージであって、
第１面及び前記第１面の反対側に位置する第２面を含み、絶縁層及び配線を含む再配線層と、
前記第１面に位置する第１半導体素子及び第２半導体素子と、
前記第１面に位置し、平面視において前記第１半導体素子及び前記第２半導体素子を囲うモールド樹脂層と、を備え、
前記再配線層は、３０μｍ以上５０μｍ以下の厚みを有し、
前記モールド樹脂層は、２００μｍ以上４００μｍ以下の厚みを有する、半導体パッケージ。
【０００９】
［２］［１］に記載の半導体パッケージにおいて、前記再配線層の前記絶縁層は、ポリイミドを含んでもよく、前記モールド樹脂層は、エポキシ樹脂を含んでもよい。
【００１０】
［３］［１］又は［２］に記載の半導体パッケージにおいて、前記再配線層は、第１弾性率Ｅ１を有してもよく、前記モールド樹脂層は、第２弾性率Ｅ２を有してもよく、前記第１弾性率Ｅ１に対する前記第２弾性率Ｅ２の比であるＥ２／Ｅ１が、８．０以上１０．０以下であってもよい。
（【００１１】以降は省略されています）

関連特許