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公開番号2024070347
公報種別公開特許公報(A)
公開日2024-05-23
出願番号2022180772
出願日2022-11-11
発明の名称半導体装置
出願人住友電気工業株式会社
代理人個人
主分類H01L 21/338 20060101AFI20240516BHJP(基本的電気素子)
要約【課題】動作を安定化させる。
【解決手段】半導体装置は、基板と、基板下に設けられた金属層と、基板上に設けられた複数のソース電極と、複数のソース電極のうち複数のソース電極の配列する方向における配列した複数のソース電極の端に最も近い第1ソース電極の1つと平面視において重なり、基板を貫通し、金属層と第1ソース電極とを電気的に接続する1または複数の第1ビア配線と、複数のソース電極のうち端に2番目に近い第2ソース電極の1つと平面視において重なり、基板を貫通し、金属層と第2ソース電極とを電気的に接続する1または複数の第2ビア配線と、を備え、第1ソース電極の1つと金属層との間における1または複数の第1ビア配線を介した第1インダクタンスは、第2ソース電極の1つと金属層の間における1または複数の第2ビア配線を介した第2インダクタンスより大きい。
【選択図】図1

特許請求の範囲【請求項1】
基板と、
前記基板下に設けられた金属層と、
前記基板上に設けられた複数のソース電極と、
前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第1ソース電極の1つと平面視において重なり、前記基板を貫通し、前記金属層と前記第1ソース電極とを電気的に接続する1または複数の第1ビア配線と、
前記複数のソース電極のうち前記端に2番目に近い第2ソース電極の1つと平面視において重なり、前記基板を貫通し、前記金属層と前記第2ソース電極とを電気的に接続する1または複数の第2ビア配線と、
を備え、
前記第1ソース電極の1つと前記金属層との間における前記1または複数の第1ビア配線を介した第1インダクタンスは、前記第2ソース電極の1つと前記金属層の間における前記1または複数の第2ビア配線を介した第2インダクタンスより大きい半導体装置。
続きを表示(約 1,700 文字)【請求項2】
前記1または複数の第1ビア配線は複数の第1ビア配線であり、
前記1または複数の第2ビア配線は複数の第2ビア配線であり、
前記複数の第1ビア配線が互いに隣接する間隔は、前記複数の第2ビア配線が互いに隣接する間隔より小さい請求項1に記載の半導体装置。
【請求項3】
前記複数の第1ビア配線の個数は前記複数の第2ビア配線の個数以下であり、
前記複数の第1ビア配線の各々が前記第1ソース電極に接触する平面視における面積は、前記複数の第2ビア配線の各々が前記第2ソース電極に接触する平面視における面積以下である請求項2に記載の半導体装置。
【請求項4】
前記1または複数の第1ビア配線の個数は前記1または複数の第2ビア配線の個数より少ない請求項1に記載の半導体装置。
【請求項5】
前記1または複数の第1ビア配線は複数の第1ビア配線であり、前記1または複数の第2ビア配線は複数の第2ビア配線である場合、前記複数の第1ビア配線が互いに隣接する間隔は、前記複数の第2ビア配線が互いに隣接する間隔以下であり、
前記1または複数の第1ビア配線の各々が前記第1ソース電極に接触する平面視における面積は、前記1または複数の第2ビア配線の各々が前記第2ソース電極に接触する平面視における面積以下である請求項4に記載の半導体装置。
【請求項6】
前記1または複数の第1ビア配線の各々が前記第1ソース電極に接触する平面視における面積は、前記1または複数の第2ビア配線の各々が前記第2ソース電極に接触する平面視における面積より小さい請求項1に記載の半導体装置。
【請求項7】
前記1または複数の第1ビア配線は複数の第1ビア配線であり、前記1または複数の第2ビア配線は複数の第2ビア配線である場合、前記複数の第1ビア配線が互いに隣接する間隔は、前記複数の第2ビア配線が互いに隣接する間隔以下であり、
前記1または複数の第1ビア配線の各々が前記第1ソース電極に接触する平面視における面積は、前記1または複数の第2ビア配線の各々が前記第2ソース電極に接触する平面視における面積以下である請求項6に記載の半導体装置。
【請求項8】
前記複数のソース電極のうち前記端に3番目に近い第3ソース電極の1つと平面視において重なり、前記基板を貫通し、前記金属層と前記第2ソース電極とを電気的に接続する1または複数の第3ビア配線を備え、
前記第3ソース電極の1つと前記金属層の間における前記1または複数の第3ビア配線を介した第3インダクタンスは、前記第2インダクタンスより小さい請求項1から請求項7のいずれか一項に記載の半導体装置。
【請求項9】
前記1または複数の第1ビア配線が1つの第1ビア配線の場合、前記第1インダクタンスは、前記1つの第1ビア配線の自己インダクタンスであり、
前記1または複数の第1ビア配線が複数の第1ビア配線の場合、前記第1インダクタンスは、前記複数の第1ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第1ビア配線の間の相互インダクタンスとの和であり、
前記1または複数の第2ビア配線が1つの第2ビア配線の場合、前記第2インダクタンスは、前記1つの第2ビア配線の自己インダクタンスであり、
前記1または複数の第2ビア配線が複数の第2ビア配線の場合、前記第2インダクタンスは、前記複数の第2ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第2ビア配線の間の相互インダクタンスとの和である請求項1から請求項7のいずれか一項に記載の半導体装置。
【請求項10】
前記基板上に設けられた複数のゲート電極と、
前記基板上に設けられた複数のドレイン電極と、
を備え、
前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれる請求項1から請求項7のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本開示は、半導体装置に関する。
続きを表示(約 3,500 文字)【背景技術】
【0002】
複数のソース電極、複数のゲート電極および複数のドレイン電極を有するマルチフィンガタイプの電界効果トランジスタ(FET:Field Effect Transistor)において、ソース電極にバイアホールを接続することが知られている(例えば特許文献1)。
【先行技術文献】
【特許文献】
【0003】
特開平11-150127号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
複数のソース電極のうち最も端に近いソース電極と、他のソース電極とで、ソースインダクタンスが異なることがある。これにより、高周波動作が不安定となることがある。
【0005】
本開示は、上記課題に鑑みなされたものであり、動作を安定化させることを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第1ソース電極の1つと平面視において重なり、前記基板を貫通し、前記金属層と前記第1ソース電極とを電気的に接続する1または複数の第1ビア配線と、前記複数のソース電極のうち前記端に2番目に近い第2ソース電極の1つと平面視において重なり、前記基板を貫通し、前記金属層と前記第2ソース電極とを電気的に接続する1または複数の第2ビア配線と、を備え、前記第1ソース電極の1つと前記金属層との間における前記1または複数の第1ビア配線を介した第1インダクタンスは、前記第2ソース電極の1つと前記金属層の間における前記1または複数の第2ビア配線を介した第2インダクタンスより大きい半導体装置である。
【発明の効果】
【0007】
本開示によれば、動作を安定化させることができる。
【図面の簡単な説明】
【0008】
図1は、実施例1に係る半導体装置の平面図である。
図2は、図1のA-A断面図である。
図3は、比較例1に係る半導体装置の平面図である。
図4は、仮想構造1を示す平面図である。
図5は、仮想構造1の等価回路を示す回路図である。
図6は、仮想構造2を示す平面図である。
図7は、仮想構造2の等価回路を示す回路図である。
図8は、仮想構造3を示す平面図である。
図9は、実施例2に係る半導体装置の平面図である。
図10は、実施例3に係る半導体装置の平面図である。
図11は、実施例4に係る半導体装置の平面図である。
図12は、実施例5に係る半導体装置の平面図である。
図13は、実施例6に係る半導体装置の平面図である。
図14は、実施例7に係る半導体装置の平面図である。
【発明を実施するための形態】
【0009】
[本開示の実施形態の詳細]
最初に本開示の実施形態の内容を列記して説明する。
(1)本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第1ソース電極の1つと平面視において重なり、前記基板を貫通し、前記金属層と前記第1ソース電極とを電気的に接続する1または複数の第1ビア配線と、前記複数のソース電極のうち前記端に2番目に近い第2ソース電極の1つと平面視において重なり、前記基板を貫通し、前記金属層と前記第2ソース電極とを電気的に接続する1または複数の第2ビア配線と、を備え、前記第1ソース電極の1つと前記金属層との間における前記1または複数の第1ビア配線を介した第1インダクタンスは、前記第2ソース電極の1つと前記金属層の間における前記1または複数の第2ビア配線を介した第2インダクタンスより大きい半導体装置である。これにより、動作を安定化できる。
(2)上記(1)において、前記1または複数の第1ビア配線は複数の第1ビア配線であり、前記1または複数の第2ビア配線は複数の第2ビア配線であり、前記複数の第1ビア配線が互いに隣接する間隔は、前記複数の第2ビア配線が互いに隣接する間隔より小さくてもよい。
(3)上記(2)において、前記複数の第1ビア配線の個数は前記複数の第2ビア配線の個数以下であり、前記複数の第1ビア配線の各々が前記第1ソース電極に接触する平面視における面積は、前記複数の第2ビア配線の各々が前記第2ソース電極に接触する平面視における面積以下であってもよい。
(4)上記(1)において、前記1または複数の第1ビア配線の個数は前記1または複数の第2ビア配線の個数より少なくてもよい。
(5)上記(4)において、前記1または複数の第1ビア配線は複数の第1ビア配線であり、前記1または複数の第2ビア配線は複数の第2ビア配線である場合、前記複数の第1ビア配線が互いに隣接する間隔は、前記複数の第2ビア配線が互いに隣接する間隔以下であり、前記1または複数の第1ビア配線の各々が前記第1ソース電極に接触する平面視における面積は、前記1または複数の第2ビア配線の各々が前記第2ソース電極に接触する平面視における面積以下であってもよい。
(6)上記(1)において、前記1または複数の第1ビア配線の各々が前記第1ソース電極に接触する平面視における面積は、前記1または複数の第2ビア配線の各々が前記第2ソース電極に接触する平面視における面積より小さくてもよい。
(7)上記(6)において、前記1または複数の第1ビア配線は複数の第1ビア配線であり、前記1または複数の第2ビア配線は複数の第2ビア配線である場合、前記複数の第1ビア配線が互いに隣接する間隔は、前記複数の第2ビア配線が互いに隣接する間隔以下であり、
前記1または複数の第1ビア配線の各々が前記第1ソース電極に接触する平面視における面積は、前記1または複数の第2ビア配線の各々が前記第2ソース電極に接触する平面視における面積以下であってもよい。
(8)上記(1)から(7)のいずれかにおいて、前記複数のソース電極のうち前記端に3番目に近い第3ソース電極の1つと平面視において重なり、前記基板を貫通し、前記金属層と前記第2ソース電極とを電気的に接続する1または複数の第3ビア配線を備え、前記第3ソース電極の1つと前記金属層の間における前記1または複数の第3ビア配線を介した第3インダクタンスは、前記第2インダクタンスより小さくてもよい。
(9)上記(1)から(8)のいずれかにおいて、前記1または複数の第1ビア配線が1つの第1ビア配線の場合、前記第1インダクタンスは、前記1つの第1ビア配線の自己インダクタンスであり、前記1または複数の第1ビア配線が複数の第1ビア配線の場合、前記第1インダクタンスは、前記複数の第1ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第1ビア配線の間の相互インダクタンスとの和であり、前記1または複数の第2ビア配線が1つの第2ビア配線の場合、前記第2インダクタンスは、前記1つの第2ビア配線の自己インダクタンスであり、前記1または複数の第2ビア配線が複数の第2ビア配線の場合、前記第2インダクタンスは、前記複数の第2ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第2ビア配線の間の相互インダクタンスとの和であってもよい。
(10)上記(1)から(9)のいずれかにおいて、前記基板上に設けられた複数のゲート電極と、前記基板上に設けられた複数のドレイン電極と、を備え、前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれてもよい。
【0010】
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
(【0011】以降は省略されています)

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