特許ウォッチ

公開番号2024070347
公報種別公開特許公報(A)
公開日2024-05-23
出願番号2022180772
出願日2022-11-11
発明の名称半導体装置
出願人住友電気工業株式会社
代理人個人
主分類H01L 21/338 20060101AFI20240516BHJP(基本的電気素子)
要約【課題】動作を安定化させる。
【解決手段】半導体装置は、基板と、基板下に設けられた金属層と、基板上に設けられた複数のソース電極と、複数のソース電極のうち複数のソース電極の配列する方向における配列した複数のソース電極の端に最も近い第1ソース電極の1つと平面視において重なり、基板を貫通し、金属層と第1ソース電極とを電気的に接続する1または複数の第1ビア配線と、複数のソース電極のうち端に2番目に近い第2ソース電極の1つと平面視において重なり、基板を貫通し、金属層と第2ソース電極とを電気的に接続する1または複数の第2ビア配線と、を備え、第1ソース電極の1つと金属層との間における1または複数の第1ビア配線を介した第1インダクタンスは、第2ソース電極の1つと金属層の間における1または複数の第2ビア配線を介した第2インダクタンスより大きい。
【選択図】図1

特許請求の範囲【請求項１】
基板と、
前記基板下に設けられた金属層と、
前記基板上に設けられた複数のソース電極と、
前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、
前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、
を備え、
前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置。
続きを表示（約 1,700 文字）【請求項２】
前記１または複数の第１ビア配線は複数の第１ビア配線であり、
前記１または複数の第２ビア配線は複数の第２ビア配線であり、
前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さい請求項１に記載の半導体装置。
【請求項３】
前記複数の第１ビア配線の個数は前記複数の第２ビア配線の個数以下であり、
前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項２に記載の半導体装置。
【請求項４】
前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数より少ない請求項１に記載の半導体装置。
【請求項５】
前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項４に記載の半導体装置。
【請求項６】
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積より小さい請求項１に記載の半導体装置。
【請求項７】
前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下である請求項６に記載の半導体装置。
【請求項８】
前記複数のソース電極のうち前記端に３番目に近い第３ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第３ビア配線を備え、
前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さい請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記１または複数の第１ビア配線が１つの第１ビア配線の場合、前記第１インダクタンスは、前記１つの第１ビア配線の自己インダクタンスであり、
前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、
前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、
前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和である請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項１０】
前記基板上に設けられた複数のゲート電極と、
前記基板上に設けられた複数のドレイン電極と、
を備え、
前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれる請求項１から請求項７のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
複数のソース電極、複数のゲート電極および複数のドレイン電極を有するマルチフィンガタイプの電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）において、ソース電極にバイアホールを接続することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開平１１－１５０１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のソース電極のうち最も端に近いソース電極と、他のソース電極とで、ソースインダクタンスが異なることがある。これにより、高周波動作が不安定となることがある。
【０００５】
本開示は、上記課題に鑑みなされたものであり、動作を安定化させることを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置である。
【発明の効果】
【０００７】
本開示によれば、動作を安定化させることができる。
【図面の簡単な説明】
【０００８】
図１は、実施例１に係る半導体装置の平面図である。
図２は、図１のＡ－Ａ断面図である。
図３は、比較例１に係る半導体装置の平面図である。
図４は、仮想構造１を示す平面図である。
図５は、仮想構造１の等価回路を示す回路図である。
図６は、仮想構造２を示す平面図である。
図７は、仮想構造２の等価回路を示す回路図である。
図８は、仮想構造３を示す平面図である。
図９は、実施例２に係る半導体装置の平面図である。
図１０は、実施例３に係る半導体装置の平面図である。
図１１は、実施例４に係る半導体装置の平面図である。
図１２は、実施例５に係る半導体装置の平面図である。
図１３は、実施例６に係る半導体装置の平面図である。
図１４は、実施例７に係る半導体装置の平面図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板下に設けられた金属層と、前記基板上に設けられた複数のソース電極と、前記複数のソース電極のうち前記複数のソース電極の配列する方向における配列した前記複数のソース電極の端に最も近い第１ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第１ソース電極とを電気的に接続する１または複数の第１ビア配線と、前記複数のソース電極のうち前記端に２番目に近い第２ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第２ビア配線と、を備え、前記第１ソース電極の１つと前記金属層との間における前記１または複数の第１ビア配線を介した第１インダクタンスは、前記第２ソース電極の１つと前記金属層の間における前記１または複数の第２ビア配線を介した第２インダクタンスより大きい半導体装置である。これにより、動作を安定化できる。
（２）上記（１）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線であり、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔より小さくてもよい。
（３）上記（２）において、前記複数の第１ビア配線の個数は前記複数の第２ビア配線の個数以下であり、前記複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（４）上記（１）において、前記１または複数の第１ビア配線の個数は前記１または複数の第２ビア配線の個数より少なくてもよい。
（５）上記（４）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（６）上記（１）において、前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積より小さくてもよい。
（７）上記（６）において、前記１または複数の第１ビア配線は複数の第１ビア配線であり、前記１または複数の第２ビア配線は複数の第２ビア配線である場合、前記複数の第１ビア配線が互いに隣接する間隔は、前記複数の第２ビア配線が互いに隣接する間隔以下であり、
前記１または複数の第１ビア配線の各々が前記第１ソース電極に接触する平面視における面積は、前記１または複数の第２ビア配線の各々が前記第２ソース電極に接触する平面視における面積以下であってもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のソース電極のうち前記端に３番目に近い第３ソース電極の１つと平面視において重なり、前記基板を貫通し、前記金属層と前記第２ソース電極とを電気的に接続する１または複数の第３ビア配線を備え、前記第３ソース電極の１つと前記金属層の間における前記１または複数の第３ビア配線を介した第３インダクタンスは、前記第２インダクタンスより小さくてもよい。
（９）上記（１）から（８）のいずれかにおいて、前記１または複数の第１ビア配線が１つの第１ビア配線の場合、前記第１インダクタンスは、前記１つの第１ビア配線の自己インダクタンスであり、前記１または複数の第１ビア配線が複数の第１ビア配線の場合、前記第１インダクタンスは、前記複数の第１ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第１ビア配線の間の相互インダクタンスとの和であり、前記１または複数の第２ビア配線が１つの第２ビア配線の場合、前記第２インダクタンスは、前記１つの第２ビア配線の自己インダクタンスであり、前記１または複数の第２ビア配線が複数の第２ビア配線の場合、前記第２インダクタンスは、前記複数の第２ビア配線の各々の自己インダクタンスを合成したインダクタンスと前記複数の第２ビア配線の間の相互インダクタンスとの和であってもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記基板上に設けられた複数のゲート電極と、前記基板上に設けられた複数のドレイン電極と、を備え、前記複数のゲート電極の各々は、前記複数のソース電極と前記複数のドレイン電極とに挟まれてもよい。
【００１０】
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（【００１１】以降は省略されています）

関連特許