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公開番号2024068459
公報種別公開特許公報(A)
公開日2024-05-20
出願番号2022178928
出願日2022-11-08
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/336 20060101AFI20240513BHJP(基本的電気素子)
要約【課題】デバイス設計の自由度が高い半導体装置を提供すること。
【解決手段】半導体装置10は、上面13Sを有する半導体層13と、上面13S直交するZ方向(厚さ方向)から視て、上面13SにおいてX方向(第1方向)に離隔して配置されたソース領域24およびドレイン領域22と、を有する。半導体装置10は、上面13Sにおけるソース領域24とドレイン領域22との間に形成され、ソース領域24に隣り合うボディ領域23と、ボディ領域23の上に配置されたゲート電極32と、を有する。さらに、半導体装置10は、ソース領域24とドレイン領域22との間に配置され、Y方向(第2方向)に交互に配置されたドリフト領域13Aおよびコラム領域26と、ドレイン領域22内に設けられたコレクタ領域27と、を含む。
【選択図】図1
特許請求の範囲【請求項１】
表面を有する半導体層と、
前記表面と直交する厚さ方向から視て、前記表面において第１方向に離隔して配置され、前記第１方向と直交する第２方向に延びる第１導電型の第１領域および第２領域と、
前記表面における前記第１領域と前記第２領域との間に形成され、前記第１領域に隣り合う第２導電型のチャネル領域と、
前記チャネル領域の上にゲート絶縁膜を介して配置されたゲート電極と、
前記チャネル領域と前記第２領域との間に配置されるとともに、前記第２方向に交互に配置された第１導電型の複数のドリフト領域および第２導電型の複数のコラム領域と、
前記ドリフト領域および前記コラム領域と、前記第２領域との間に設けられた第１導電型のバッファ領域と、
前記第２領域内に設けられた第２導電型のコレクタ領域と、
を含む、半導体装置。
続きを表示（約 850 文字）【請求項２】
前記コレクタ領域は複数設けられ、前記複数のコレクタ領域は、前記第２方向において離隔して配置されている、請求項１に記載の半導体装置。
【請求項３】
前記第２領域は、前記第２方向において前記ドリフト領域と前記コラム領域とが配置された範囲に対する前記複数のコレクタ領域の前記第２方向における合計の長さの比である前記コレクタ領域の占有率は、２０％以上９０％以下である、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記占有率は、５０％以上８０％以下である、請求項３に記載の半導体装置。
【請求項５】
前記第２方向における前記複数のコレクタ領域の配置間隔は、前記第２方向における前記複数のコラム領域の配置間隔よりも小さい、請求項２に記載の半導体装置。
【請求項６】
前記コレクタ領域および前記第２領域は、前記厚さ方向において、前記半導体層との間に前記バッファ領域が介在するように配置され、
前記コレクタ領域は、前記厚さ方向において、前記半導体層の前記表面から前記バッファ領域まで延びている、
請求項１または請求項２に記載の半導体装置。
【請求項７】
前記バッファ領域の前記第１方向における幅は、５μｍ以上３０μｍ以下である、請求項１または請求項２に記載の半導体装置。
【請求項８】
前記バッファ領域の前記厚さ方向における厚さは、前記第１方向における幅と等しい、請求項１または請求項２に記載の半導体装置。
【請求項９】
前記コレクタ領域は、前記第１方向から視て、前記コラム領域と重なる位置に配置されている、請求項１または請求項２に記載の半導体装置。
【請求項１０】
前記コレクタ領域は、前記第２方向に隣り合う２つの前記コラム領域の間に配置されている、請求項１または請求項２に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関するものである。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
特許文献１には、スーパージャンクション構造を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－０４１９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＭＯＳＦＥＴは、そのレイアウト、たとえばドレイン領域およびソース領域の形状（大きさ）や配置位置が加工精度等の要因によってばらつきが生じる場合がある。このため、半導体装置のデバイス設計について改善の余地がある。
【課題を解決するための手段】
【０００５】
本開示の一態様である半導体装置は、表面を有する半導体層と、前記表面と直交する厚さ方向から視て、前記表面において第１方向に離隔して配置され、前記第１方向と直交する第２方向に延びる第１導電型の第１領域および第２領域と、前記表面における前記第１領域と前記第２領域との間に形成され、前記第１領域に隣り合う第２導電型のベース領域と、前記ベース領域の上に配置された制御電極と、前記ベース領域と前記第２領域との間に配置されるとともに、平面視において前記第１方向と直交する第２方向に交互に配置された第１導電型の複数のドリフト領域および第２導電型の複数のコラム領域と、前記ドリフト領域および前記コラム領域と、前記第２領域との間に設けられた第１導電型のバッファ領域と、前記第２領域内に設けられた第２導電型のコレクタ領域と、を含む。
【発明の効果】
【０００６】
本開示の一態様によれば、デバイス設計の自由度が高い半導体装置を提供することができる。
【図面の簡単な説明】
【０００７】
図１は、一実施形態に係る例示的な半導体装置の概略平面図である。
図２は、図１の半導体装置のＦ２－Ｆ２線断面図である。
図３は、図１の半導体装置のＦ３－Ｆ３線断面図である。
図４は、図１の半導体装置の斜視図である。
図５は、変更例に係る例示的な半導体装置の概略平面図である。
図６は、変更例に係る例示的な半導体装置の概略平面図である。
図７は、変更例に係る例示的な半導体装置の概略断面図である。
図８は、変更例に係る例示的な半導体装置の概略断面図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。
なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
【０００９】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【００１０】
本明細書において使用される「少なくとも１つ」という表現は、所望の選択肢の「１つ以上」を意味する。一例として、本明細書において使用される「少なくとも１つ」という表現は、選択肢の数が２つであれば「１つの選択肢のみ」または「２つの選択肢の双方」を意味する。他の例として、本明細書において使用される「少なくとも１つ」という表現は、選択肢の数が３つ以上であれば「１つの選択肢のみ」または「２つ以上の任意の選択肢の組み合わせ」を意味する。
（【００１１】以降は省略されています）

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