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公開番号2024067820
公報種別公開特許公報(A)
公開日2024-05-17
出願番号2022178165
出願日2022-11-07
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20240510BHJP(基本的電気素子)
要約【課題】耐圧の向上と結晶欠陥の抑制とを図る半導体装置を提供すること。
【解決手段】半導体装置10は、互いに離間した複数のトレンチ14を含む。複数のトレンチ14は、外端トレンチ14T1と、外端トレンチ14T1に隣接するゲートトレンチ14T2とを含む。外端トレンチ14T1は、絶縁層16を介して離間した下側フィールドプレート電極52と上側フィールドプレート電極54とを含む。ゲートトレンチ14T2は、絶縁層16を介して離間した下側フィールドプレート電極56と埋込ゲート電極58とを含む。隣接するトレンチ14間にはソース電極28と半導体層12とを接続するラインコンタクト36が設けられている。上側フィールドプレート電極54は、ソース電極28に接する上面54Bと、トレンチ深さ方向にてラインコンタクト36の下端よりも下方に位置する底面54Aとを含む。
【選択図】図2
特許請求の範囲【請求項１】
半導体層と、
前記半導体層に形成され、平面視で第１方向に延在するとともに平面視で前記第１方向と直交する第２方向に互いに離間した複数のトレンチであって、前記複数のトレンチのうち前記第２方向の最も外側に位置する第１トレンチと、前記第１トレンチに隣接する第２トレンチとを含む前記複数のトレンチと、
前記半導体層上および前記複数のトレンチ内に形成された絶縁層と、
前記絶縁層上に形成されたソース電極と、
前記第１トレンチ内に埋設された第１埋込電極と、
前記第１トレンチ内にて前記第１埋込電極の上方位置に前記絶縁層を介して埋設された第２埋込電極と、
前記第２トレンチ内に埋設された第３埋込電極と、
前記第２トレンチ内にて前記第３埋込電極の上方位置に前記絶縁層を介して埋設された第４埋込電極と、
前記複数のトレンチのうち隣接する２つのトレンチの間に配置され、前記ソース電極と前記半導体層とを接続するコンタクト電極と、を備え、
前記第２埋込電極は、前記ソース電極に接する上端と、トレンチ深さ方向において前記コンタクト電極の下端よりも下方に位置する下端とを含む、半導体装置。
続きを表示（約 960 文字）【請求項２】
前記第２埋込電極は、前記第１埋込電極とは異なる材料で形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第２埋込電極は、前記コンタクト電極と同一材料で形成されている、請求項１に記載の半導体装置。
【請求項４】
前記第４埋込電極の下端は、前記トレンチ深さ方向において前記コンタクト電極の下端よりも下方に位置し、
前記第２埋込電極の下端は、前記トレンチ深さ方向において前記第４埋込電極の下端と同じ位置かまたはそれよりも下方に位置する、請求項１に記載の半導体装置。
【請求項５】
前記第１トレンチ内において前記第１埋込電極の上端と前記第２埋込電極の下端とは第１間隔で離間しており、
前記第２トレンチ内において前記第３埋込電極の上端と前記第４埋込電極の下端とは第２間隔で離間しており、
前記第１間隔は前記第２間隔以下である、請求項１に記載の半導体装置。
【請求項６】
前記第１トレンチは、前記第１方向に連続する第１領域と第２領域とを含み、
前記第１領域は、前記第２方向に前記第２領域よりも大きな幅を有するとともに前記第２方向に前記第２トレンチよりも大きな幅を有しており、
前記コンタクト電極は前記第１トレンチの前記第２領域に隣接している、請求項１～５のうちのいずれか一項に記載の半導体装置。
【請求項７】
前記第２埋込電極は、前記第１トレンチの前記第１領域と前記第２領域とのうち少なくとも前記第２領域に埋め込まれている、請求項６に記載の半導体装置。
【請求項８】
前記第１領域は、前記第１方向において前記第２領域よりも長い、請求項６に記載の半導体装置。
【請求項９】
前記第２領域は、前記第１方向において前記第１領域よりも長い、請求項６に記載の半導体装置。
【請求項１０】
平面視で前記第１トレンチに対して前記第２トレンチとは反対側に位置し前記第１方向に延在する第３トレンチと、
前記第３トレンチ内に埋設された第５埋込電極と、
をさらに備える請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
半導体装置を用いたトレンチゲート型のトランジスタの一つに、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）がある。特許文献１は、このようなスプリットゲート構造のＭＩＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１２９３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スプリットゲート構造を有する半導体装置では、ドレイン－ソース間耐圧（ドレイン－ソース間電圧の絶対最大定格）を向上させるべく例えばフィールドプレート電極が使用される。例えば、ゲートトレンチに隣接する位置に形成されたフィールドプレートトレンチ内にフィールドプレート電極が埋め込まれる。この構造では、ゲートトレンチ内の構造とフィールドプレートトレンチ内の構造との違いに起因してそれら２つのトレンチ間の領域（半導体層）に応力が作用して半導体層に結晶欠陥が形成される懸念がある。このため、耐圧の向上と結晶欠陥の抑制とを両立する上で未だ改善の余地がある。
【課題を解決するための手段】
【０００５】
本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成され、平面視で第１方向に延在するとともに平面視で前記第１方向と直交する第２方向に互いに離間した複数のトレンチとを備える。前記複数のトレンチは、前記複数のトレンチのうち前記第２方向の最も外側に位置する第１トレンチと、前記第１トレンチに隣接する第２トレンチとを含む。前記半導体装置はさらに、前記半導体層上および前記複数のトレンチ内に形成された絶縁層と、前記絶縁層上に形成されたソース電極と、前記第１トレンチ内に埋設された第１埋込電極と、前記第１トレンチ内にて前記第１埋込電極の上方位置に前記絶縁層を介して埋設された第２埋込電極と、前記第２トレンチ内に埋設された第３埋込電極と、前記第２トレンチ内にて前記第３埋込電極の上方位置に前記絶縁層を介して埋設された第４埋込電極と、前記複数のトレンチのうち隣接する２つのトレンチの間に配置され、前記ソース電極と前記半導体層とを接続するコンタクト電極とを備える。前記第２埋込電極は、前記ソース電極に接する上端と、トレンチ深さ方向において前記コンタクト電極の下端よりも下方に位置する下端とを含む。
【発明の効果】
【０００６】
一態様による半導体装置は、耐圧の向上と結晶欠陥の抑制とを図ることができる。
【図面の簡単な説明】
【０００７】
図１は、一実施形態による例示的な半導体装置の概略平面図である。
図２は、図１のＦ２－Ｆ２線に沿った半導体装置の概略断面図である。
図３は、図１のＦ３－Ｆ３線に沿った半導体装置の概略断面図である。
図４は、図１のＦ４－Ｆ４線に沿った半導体装置の概略断面図である。
図５は、図１のＦ５－Ｆ５線に沿った半導体装置の概略断面図である。
図６は、図１のＦ６線で囲む領域の半導体装置の概略拡大平面図である。
図７は、外端トレンチの第１領域のトレンチ幅（トレンチ寸法）とドレイン－ソース間耐圧（ＢＶＤＳＳ）との関係を示す図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。理解を容易にするために、特徴部分を拡大している場合があり、各構成要素の寸法比率は各図面で同じであるとは限らない。また、図示を明瞭にするために、断面図ではハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【０００９】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【００１０】
［１．スプリットゲート構造を有するＭＩＳＦＥＴの全体構造］
図１は、一実施形態に係る例示的な半導体装置１０の概略平面図である。また、図２～図５は、図１に示す半導体装置１０の種々の断面図であり、図２は図１のＦ２－Ｆ２線に沿った断面、図３は図１のＦ３－Ｆ３線に沿った断面、図４は図１のＦ４－Ｆ４線に沿った断面、図５は図１のＦ５－Ｆ５線に沿った断面をそれぞれ示している。図６は、図１のＦ６線で囲む領域における半導体装置１０の概略平面図である。
（【００１１】以降は省略されています）

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