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公開番号2024067820
公報種別公開特許公報(A)
公開日2024-05-17
出願番号2022178165
出願日2022-11-07
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20240510BHJP(基本的電気素子)
要約【課題】耐圧の向上と結晶欠陥の抑制とを図る半導体装置を提供すること。
【解決手段】半導体装置10は、互いに離間した複数のトレンチ14を含む。複数のトレンチ14は、外端トレンチ14T1と、外端トレンチ14T1に隣接するゲートトレンチ14T2とを含む。外端トレンチ14T1は、絶縁層16を介して離間した下側フィールドプレート電極52と上側フィールドプレート電極54とを含む。ゲートトレンチ14T2は、絶縁層16を介して離間した下側フィールドプレート電極56と埋込ゲート電極58とを含む。隣接するトレンチ14間にはソース電極28と半導体層12とを接続するラインコンタクト36が設けられている。上側フィールドプレート電極54は、ソース電極28に接する上面54Bと、トレンチ深さ方向にてラインコンタクト36の下端よりも下方に位置する底面54Aとを含む。
【選択図】図2
特許請求の範囲【請求項1】
半導体層と、
前記半導体層に形成され、平面視で第1方向に延在するとともに平面視で前記第1方向と直交する第2方向に互いに離間した複数のトレンチであって、前記複数のトレンチのうち前記第2方向の最も外側に位置する第1トレンチと、前記第1トレンチに隣接する第2トレンチとを含む前記複数のトレンチと、
前記半導体層上および前記複数のトレンチ内に形成された絶縁層と、
前記絶縁層上に形成されたソース電極と、
前記第1トレンチ内に埋設された第1埋込電極と、
前記第1トレンチ内にて前記第1埋込電極の上方位置に前記絶縁層を介して埋設された第2埋込電極と、
前記第2トレンチ内に埋設された第3埋込電極と、
前記第2トレンチ内にて前記第3埋込電極の上方位置に前記絶縁層を介して埋設された第4埋込電極と、
前記複数のトレンチのうち隣接する2つのトレンチの間に配置され、前記ソース電極と前記半導体層とを接続するコンタクト電極と、を備え、
前記第2埋込電極は、前記ソース電極に接する上端と、トレンチ深さ方向において前記コンタクト電極の下端よりも下方に位置する下端とを含む、半導体装置。
続きを表示(約 960 文字)【請求項2】
前記第2埋込電極は、前記第1埋込電極とは異なる材料で形成されている、請求項1に記載の半導体装置。
【請求項3】
前記第2埋込電極は、前記コンタクト電極と同一材料で形成されている、請求項1に記載の半導体装置。
【請求項4】
前記第4埋込電極の下端は、前記トレンチ深さ方向において前記コンタクト電極の下端よりも下方に位置し、
前記第2埋込電極の下端は、前記トレンチ深さ方向において前記第4埋込電極の下端と同じ位置かまたはそれよりも下方に位置する、請求項1に記載の半導体装置。
【請求項5】
前記第1トレンチ内において前記第1埋込電極の上端と前記第2埋込電極の下端とは第1間隔で離間しており、
前記第2トレンチ内において前記第3埋込電極の上端と前記第4埋込電極の下端とは第2間隔で離間しており、
前記第1間隔は前記第2間隔以下である、請求項1に記載の半導体装置。
【請求項6】
前記第1トレンチは、前記第1方向に連続する第1領域と第2領域とを含み、
前記第1領域は、前記第2方向に前記第2領域よりも大きな幅を有するとともに前記第2方向に前記第2トレンチよりも大きな幅を有しており、
前記コンタクト電極は前記第1トレンチの前記第2領域に隣接している、請求項1~5のうちのいずれか一項に記載の半導体装置。
【請求項7】
前記第2埋込電極は、前記第1トレンチの前記第1領域と前記第2領域とのうち少なくとも前記第2領域に埋め込まれている、請求項6に記載の半導体装置。
【請求項8】
前記第1領域は、前記第1方向において前記第2領域よりも長い、請求項6に記載の半導体装置。
【請求項9】
前記第2領域は、前記第1方向において前記第1領域よりも長い、請求項6に記載の半導体装置。
【請求項10】
平面視で前記第1トレンチに対して前記第2トレンチとは反対側に位置し前記第1方向に延在する第3トレンチと、
前記第3トレンチ内に埋設された第5埋込電極と、
をさらに備える請求項1に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本開示は、半導体装置に関する。
続きを表示(約 2,100 文字)【背景技術】
【0002】
半導体装置を用いたトレンチゲート型のトランジスタの一つに、スプリットゲート構造を有する金属-絶縁体-半導体電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor:MISFET)がある。特許文献1は、このようなスプリットゲート構造のMISFETを開示している。
【先行技術文献】
【特許文献】
【0003】
特開2018-129378号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
スプリットゲート構造を有する半導体装置では、ドレイン-ソース間耐圧(ドレイン-ソース間電圧の絶対最大定格)を向上させるべく例えばフィールドプレート電極が使用される。例えば、ゲートトレンチに隣接する位置に形成されたフィールドプレートトレンチ内にフィールドプレート電極が埋め込まれる。この構造では、ゲートトレンチ内の構造とフィールドプレートトレンチ内の構造との違いに起因してそれら2つのトレンチ間の領域(半導体層)に応力が作用して半導体層に結晶欠陥が形成される懸念がある。このため、耐圧の向上と結晶欠陥の抑制とを両立する上で未だ改善の余地がある。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成され、平面視で第1方向に延在するとともに平面視で前記第1方向と直交する第2方向に互いに離間した複数のトレンチとを備える。前記複数のトレンチは、前記複数のトレンチのうち前記第2方向の最も外側に位置する第1トレンチと、前記第1トレンチに隣接する第2トレンチとを含む。前記半導体装置はさらに、前記半導体層上および前記複数のトレンチ内に形成された絶縁層と、前記絶縁層上に形成されたソース電極と、前記第1トレンチ内に埋設された第1埋込電極と、前記第1トレンチ内にて前記第1埋込電極の上方位置に前記絶縁層を介して埋設された第2埋込電極と、前記第2トレンチ内に埋設された第3埋込電極と、前記第2トレンチ内にて前記第3埋込電極の上方位置に前記絶縁層を介して埋設された第4埋込電極と、前記複数のトレンチのうち隣接する2つのトレンチの間に配置され、前記ソース電極と前記半導体層とを接続するコンタクト電極とを備える。前記第2埋込電極は、前記ソース電極に接する上端と、トレンチ深さ方向において前記コンタクト電極の下端よりも下方に位置する下端とを含む。
【発明の効果】
【0006】
一態様による半導体装置は、耐圧の向上と結晶欠陥の抑制とを図ることができる。
【図面の簡単な説明】
【0007】
図1は、一実施形態による例示的な半導体装置の概略平面図である。
図2は、図1のF2-F2線に沿った半導体装置の概略断面図である。
図3は、図1のF3-F3線に沿った半導体装置の概略断面図である。
図4は、図1のF4-F4線に沿った半導体装置の概略断面図である。
図5は、図1のF5-F5線に沿った半導体装置の概略断面図である。
図6は、図1のF6線で囲む領域の半導体装置の概略拡大平面図である。
図7は、外端トレンチの第1領域のトレンチ幅(トレンチ寸法)とドレイン-ソース間耐圧(BVDSS)との関係を示す図である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。理解を容易にするために、特徴部分を拡大している場合があり、各構成要素の寸法比率は各図面で同じであるとは限らない。また、図示を明瞭にするために、断面図ではハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
[1.スプリットゲート構造を有するMISFETの全体構造]
図1は、一実施形態に係る例示的な半導体装置10の概略平面図である。また、図2~図5は、図1に示す半導体装置10の種々の断面図であり、図2は図1のF2-F2線に沿った断面、図3は図1のF3-F3線に沿った断面、図4は図1のF4-F4線に沿った断面、図5は図1のF5-F5線に沿った断面をそれぞれ示している。図6は、図1のF6線で囲む領域における半導体装置10の概略平面図である。
(【0011】以降は省略されています)

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