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公開番号2024054633
公報種別公開特許公報(A)
公開日2024-04-17
出願番号2022160982
出願日2022-10-05
発明の名称アナログデジタル変換器
出願人三菱電機株式会社
代理人弁理士法人深見特許事務所
主分類H03M 1/38 20060101AFI20240410BHJP(基本電子回路)
要約【課題】D/Aコンバータでのグリッチの抑制と低消費電力化とを両立可能な、逐次比較型のアナログデジタル変換器を提供する。
【解決手段】D/A変換回路11は、アナログ入力電圧Vinを保持するとともに、複数ビットの制御信号D<0>～D<n>のアナログ変換値に対応する基準電圧Vcnとアナログ入力電圧Vinとの差分電圧Voを出力する。比較器15は、差分電圧Voに基づくデジタル信号である比較信号cmpを出力する。逐次比較レジスタ回路20は、条件付通過性ラッチによって比較信号cmpを保持するとともに、複数ビットにそれぞれ対応した複数のタイミングでの条件付通過性ラッチの出力信号に基づいて、制御信号の複数ビットD<0>～D<n>をそれぞれ生成する。条件付通過性ラッチは、入力された比較信号cmpの値を出力信号に通過させるか保持するかを決める機能を有する。
【選択図】図1
特許請求の範囲【請求項１】
アナログ入力電圧を保持するとともに、複数ビットの制御信号のアナログ変換値に対応する電圧と前記アナログ入力電圧との差分電圧を出力するデジタルアナログ変換回路と、
前記差分電圧と参照電圧とに基づくデジタル信号である比較信号を出力する比較器と、
前記比較信号を保持するためのデータレジスタ部を有し、前記複数ビットにそれぞれ対応した複数のタイミングでの前記データレジスタ部の出力信号に基づいて、前記制御信号の前記複数ビットをそれぞれ生成する逐次比較レジスタ回路とを備え、
前記データレジスタ部は、前記複数ビットの各々に対応して配置された、入力された前記比較信号の値を前記出力信号に通過させるか保持するかを決める機能を有する条件付通過性ラッチによって構成される、アナログデジタル変換回路。
続きを表示（約 490 文字）【請求項２】
前記条件付通過性ラッチは、前記比較信号をＤ端子に入力されて、Ｑ端子に前記出力信号を生成するＤラッチである、請求項１記載のアナログデジタル変換回路。
【請求項３】
前記Ｄラッチは、第１レベルから第２レベルへの遷移によって前記複数のタイミングを規定するパルス信号が前記第１レベルであるときに前記Ｄ端子の信号を取り込む様に構成される、請求項２記載のアナログデジタル変換回路。
【請求項４】
前記条件付通過性ラッチは、前記比較信号をＳ端子に入力されるとともに、前記複数のタイミングの各々を規定するパルス信号がＥ端子に入力されて、Ｑ端子に前記出力信号を生成するゲーティッドＳＲラッチである、請求項１記載のアナログデジタル変換回路。
【請求項５】
前記ゲーティッドＳＲラッチは、
前記Ｓ端子及び前記Ｅ端子の信号を入力とする入力ゲートと、
Ｒ端子に入力されるリセット信号と前記入力ゲートの出力信号とが入力されて、前記出力信号を前記Ｑ端子に出力する内部ラッチとを有する、請求項４記載のアナログデジタル変換器。

発明の詳細な説明【技術分野】
【０００１】
本開示は、アナログデジタル変換器に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
アナログデジタル変換器（以下、「Ａ／Ｄ変換器」とも称する）の一態様として、オペアンプを使用しないことから消費電力が小さくなる逐次比較型Ａ／Ｄ変換器が知られている。
【０００３】
例えば、特開２００９－１７０８５号公報（特許文献１）には、アナログ入力電圧と基準電圧とを比較するコンパレータと、コンパレータの比較結果を格納するとともに比較結果に基づき比較コードを生成する複数ビットからなる逐次比較レジスタと、比較コードに基づき次に比較すべき基準電圧を生成するデジタル／アナログ（以下、Ｄ／Ａと表記する）コンバータとを備える、逐次比較型Ａ／Ｄ変換器が開示されている。
【０００４】
特許文献１には、逐次比較レジスタの異常動作を検出するために、逐次比較レジスタの複数ビットのうちの任意のビットの値が、逐次比較レジスタがデータを保持しなければならない期間において変化すると異常変換検出信号を出力する検出回路を更に備えることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
特開２００９－１７０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
逐次比較型Ａ／Ｄ変換器では、Ｄ／Ａコンバータでグリッチを発生させない様に、コンパレータの比較結果が反映された、Ｄ／Ａコンバータに供給される信号の生成タイミングを調整する必要がある。例えば、レジスタがコンパレータの比較結果を保持するタイミングと、当該レジスタの出力信号に基づいてＤ／Ａコンバータに供給される信号を生成するタイミングとの間に時間差を設けるための遅延回路を配置することで、Ｄ／Ａコンバータに供給される信号に瞬間的な値の変化が生じない様に、タイミング調整を行うことができる。しかしながら、遅延回路の配置によって余分に電力を消費することが懸念される。
【０００７】
特許文献１では、リセット付Ｄフリップフロップではなく、セットリセット付Ｄフリップフロップを用いてコンパレータの比較結果を受けることで、Ｄ／Ａコンバータに供給する信号を生成する構成が記載されている。この結果、特許文献１の逐次比較型Ａ／Ｄ変換器では、Ｄ／Ａコンバータへ供給される複数ビットの信号の経路上に、タイミング調整のための遅延を配置する必要はなくなる。
【０００８】
しかしながら、特許文献１では、セットリセット付Ｄフリップフロップのセット信号として、遅延回路を使って短パルスを生成しているため、低消費電力化が困難になることが懸念される。又、セットリセット付Ｄフリップフロップは、回路構成が比較的複雑であるため、消費電力と面積が増大することも懸念される。
【０００９】
本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、Ｄ／Ａコンバータでのグリッチの抑制と低消費電力化とを両立可能な、逐次比較型のアナログデジタル変換器を提供することである。
【課題を解決するための手段】
【００１０】
本開示のある局面では、アナログデジタル変換器は、デジタルアナログ変換回路と、比較器と、逐次比較レジスタ回路とを備える。デジタルアナログ変換回路は、アナログ入力電圧を保持するとともに、複数ビットの制御信号のアナログ変換値に対応する電圧とアナログ入力電圧との差分電圧を出力する。比較器は、差分電圧と参照電圧とに基づくデジタル信号である比較信号を出力する。逐次比較レジスタ回路は、比較信号を保持するためのデータレジスタ部を有し、複数ビットにそれぞれ対応した複数のタイミングでのデータレジスタ部の出力信号に基づいて、制御信号の複数ビットをそれぞれ生成する。データレジスタ部は、複数ビットの各々に対応して配置された条件付通過性ラッチを有する。条件付通過性ラッチは、入力された比較信号の値を出力信号に通過させるか保持するかを決める機能を有する。
【発明の効果】
（【００１１】以降は省略されています）

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