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公開番号2024055404
公報種別公開特許公報(A)
公開日2024-04-18
出願番号2022162317
出願日2022-10-07
発明の名称半導体集積回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03F 3/45 20060101AFI20240411BHJP(基本電子回路)
要約【課題】外乱ノイズの影響を抑えることが可能となる半導体集積回路を提供する。
【解決手段】半導体集積回路は、電圧が急峻に変化する信号が入力可能に構成される入力端子(Dt)と、2つの入力信号の差分を増幅するように構成される増幅回路(Op)と、前記増幅回路の第1入力端に接続される第1素子(Ca)と、前記増幅回路の第2入力端に接続される第2素子(Cb)と、を備え、平面視において、前記第1素子の配置領域に含まれる第1位置(Pc1)と前記入力端子に含まれる第3位置(Pc0)との間の距離(L1)と、前記第2素子の配置領域に含まれる第2位置(Pc2)と前記第3位置との間の距離(L2)と、は等しい。
【選択図】図3
特許請求の範囲【請求項１】
電圧が急峻に変化する信号が入力可能に構成される入力端子と、
２つの入力信号の差分を増幅するように構成される増幅回路と、
前記増幅回路の第１入力端に接続される第１素子と、
前記増幅回路の第２入力端に接続される第２素子と、
を備え、
平面視において、前記第１素子の配置領域に含まれる第１位置と前記入力端子に含まれる第３位置との間の距離と、前記第２素子の配置領域に含まれる第２位置と前記第３位置との間の距離と、は等しい、半導体集積回路。
続きを表示（約 1,400 文字）【請求項２】
前記第１位置は、前記第１素子の前記配置領域の中心位置であり、
前記第２位置は、前記第２素子の前記配置領域の中心位置であり、
前記第３位置は、前記入力端子の中心位置である、請求項１に記載の半導体集積回路。
【請求項３】
平面視において、前記入力端子の前記第３位置を通る中心軸に対して前記第１位置と前記第２位置が線対称に配置される、請求項２に記載の半導体集積回路。
【請求項４】
前記第１素子は、第１キャパシタであり、
前記第２素子は、第２キャパシタであり、
前記第１キャパシタは、半導体基板の上側に配置される第１下側電極と、前記第１下側電極の上側に配置される第１上側電極と、を有し、
前記第２キャパシタは、前記半導体基板の上側に配置される第２下側電極と、前記第２下側電極の上側に配置される第２上側電極と、を有し、
前記第１素子の前記配置領域は、前記第１上側電極の領域であり、
前記第２素子の前記配置領域は、前記第２上側電極の領域である、請求項１に記載の半導体集積回路。
【請求項５】
前記第１上側電極は、第１ハイインピーダンスノードである前記第１入力端に接続され、
前記第１下側電極は、第１ローインピーダンスノードに接続され、
前記第２上側電極は、第２ハイインピーダンスノードである前記第２入力端に接続され、
前記第２下側電極は、第２ローインピーダンスノードに接続される、請求項４に記載の半導体集積回路。
【請求項６】
前記第１下側電極は、第１ハイインピーダンスノードである前記第１入力端に接続され、
前記第１上側電極は、第１ローインピーダンスノードに接続され、
前記第２下側電極は、第２ハイインピーダンスノードである前記第２入力端に接続され、
前記第２上側電極は、第２ローインピーダンスノードに接続される、請求項４に記載の半導体集積回路。
【請求項７】
オペアンプである前記増幅回路と、
前記第１入力端に接続される第１入力抵抗と、
前記第２入力端に接続される第２入力抵抗と、
前記第２入力抵抗と前記オペアンプの出力端との間に接続される帰還抵抗と、
前記第１入力抵抗と基準電圧の印加端との間に接続される基準抵抗と、
を有する差動増幅回路を備え、
前記第１ローインピーダンスノードは、前記基準電位の印加端であり、
前記第２ローインピーダンスノードは、前記オペアンプの出力端である、請求項５または請求項６に記載の半導体集積回路。
【請求項８】
前記入力端子は、デジタル信号が入力可能に構成されるデジタル信号端子である、請求項１に記載に半導体集積回路。
【請求項９】
半導体基板と、
前記半導体基板の上側に配置される下側電極と、前記下側電極の上側に配置される上側電極と、を有するキャパシタと、
を備え、
前記上側電極は、前記下側電極よりもローインピーダンスである、半導体集積回路。
【請求項１０】
前記上側電極は、ローインピーダンスノードに接続される、請求項９に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体集積回路に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、様々な内部回路を備える半導体集積回路（半導体ＩＣ）が知られている。特に、半導体集積回路には、内部回路として増幅回路を備えるものがある（増幅回路については例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１９５０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、半導体集積回路においては、内部回路に外乱ノイズが侵入する場合があった。ただし、多くの内部回路では、回路自体が発生するノイズが主体的であり、外乱ノイズの影響は小さい。
【０００５】
しかしながら、内部回路が増幅回路の場合、図１０に示すように、回路自体のノイズＮｃは十分小さくなるように設計され、主信号Ｓおよび外乱ノイズＮｄが増幅されることで、主信号Ｓが外乱ノイズＮｄに埋もれてしまい、外乱ノイズＮｄの影響が大きくなる。
【０００６】
上記状況に鑑み、本開示は、外乱ノイズの影響を抑えることが可能となる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一態様に係る半導体集積回路は、
電圧が急峻に変化する信号が入力可能に構成される入力端子と、
２つの入力信号の差分を増幅するように構成される増幅回路と、
前記増幅回路の第１入力端に接続される第１素子と、
前記増幅回路の第２入力端に接続される第２素子と、
を備え、
平面視において、前記第１素子の配置領域に含まれる第１位置と前記入力端子に含まれる第３位置との間の距離と、前記第２素子の配置領域に含まれる第２位置と前記第３位置との間の距離と、は等しい構成としている。
【０００８】
また、本開示の別の一態様に係る半導体集積回路は、
半導体基板と、
前記半導体基板の上側に配置される下側電極と、前記下側電極の上側に配置される上側電極と、を有するキャパシタと、
を備え、
前記上側電極は、前記下側電極よりもローインピーダンスである構成としている。
【発明の効果】
【０００９】
本開示の一態様に係る半導体集積回路によれば、外乱ノイズの影響を抑えることが可能となる。
【図面の簡単な説明】
【００１０】
図１は、本開示の例示的な実施形態に係る差動増幅回路の構成を示す図である。
図２は、半導体集積回路に形成されたキャパシタの縦構造を示す概略図である。
図３は、キャパシタのレイアウトの一例を示す平面図である。
図４は、キャパシタのレイアウトの変形例を示す平面図である。
図５は、キャパシタの電極接続方法の第１例を示す図である。
図６は、キャパシタの電極接続方法の第２例を示す図である。
図７は、キャパシタの電極接続方法の第１例に対応する回路図である。
図８は、キャパシタの電極接続方法の第２例に対応する回路図である。
図９は、本開示の例示的な実施形態に係る全帰還回路の構成を示す図である。
図１０は、主信号、回路自体のノイズ、および外乱ノイズを示す模式的な波形図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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