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公開番号2024044387
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149877
出願日2022-09-21
発明の名称AD変換回路
出願人アズビル株式会社
代理人個人
主分類H03M 1/12 20060101AFI20240326BHJP(基本電子回路)
要約【課題】ADCの変換完了タイミングの時間差を所望の範囲内に抑える。
【解決手段】AD変換回路は、ΔΣ変調器300-1とデジタルフィルタ301-1を有するΔΣAD変換器200-1と、ΔΣ変調器300-2とデジタルフィルタ301-2を有するΔΣAD変換器200-2と、ΔΣAD変換器200-2の測定値取得周期毎に変換開始要求信号START_CPUを出力するCPU208と、通常モードにおいてはΔΣAD変換器200-1,200-2を非同期で動作させ、同期モードにおいては、測定値取得周期以内でΔΣAD変換器200-1による変換とΔΣAD変換器200-2による変換とが同期するようにデジタルフィルタ301-2の積算期間を設定する制御部210とを備える。
【選択図】 図1
特許請求の範囲【請求項1】
第1のΔΣ変調器と第1のデジタルフィルタとを有し、第1のアナログ入力信号をデジタル信号に変換するように構成された第1のΔΣAD変換器と、
第2のΔΣ変調器と第2のデジタルフィルタとを有し、前記第1のアナログ入力信号と同一または異なる第2のアナログ入力信号をデジタル信号に変換するように構成された第2のΔΣAD変換器と、
前記第2のΔΣAD変換器の測定値取得周期毎に変換開始要求信号を前記第2のΔΣAD変換器に出力するように構成されたCPUと、
通常モードにおいては前記第1、第2のΔΣAD変換器を非同期で動作させ、前記第1、第2のΔΣAD変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第1のΔΣAD変換器による変換と前記第2のΔΣAD変換器による変換とが同期するように前記第2のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするAD変換回路。
続きを表示(約 3,000 文字)【請求項2】
請求項1記載のAD変換回路において、
前記第1のΔΣAD変換器は、
前記第1のアナログ入力信号を第1の周波数のデジタル信号に変換するように構成された前記第1のΔΣ変調器と、
前記第1のΔΣ変調器から出力されたデジタル信号を、前記第1の周波数よりも低い第2の周波数のデジタル信号に変換して出力するように構成された前記第1のデジタルフィルタとから構成され、
前記第2のΔΣAD変換器は、
前記第2のアナログ入力信号を前記第1の周波数のデジタル信号に変換するように構成された前記第2のΔΣ変調器と、
前記第2のΔΣ変調器から出力されたデジタル信号を、前記第1の周波数よりも低い第3の周波数のデジタル信号に変換して出力するように構成された前記第2のデジタルフィルタとから構成されることを特徴とするAD変換回路。
【請求項3】
請求項2記載のAD変換回路において、
前記制御部は、
前記第1、第2のデジタルフィルタの積算期間を設定するように構成された信号生成部と、
前記第1のデジタルフィルタの積算期間を周期とする前記第2の周波数のクロックを前記第1のデジタルフィルタに供給するように構成された第1のタイマと、
前記第2のデジタルフィルタの積算期間を周期とする前記第3の周波数のクロックを前記第2のデジタルフィルタに供給するように構成された第2のタイマとから構成され、
前記信号生成部は、前記通常モードにおいては、前記第1、第2のデジタルフィルタの積算期間を同じ値に設定し、前記同期モードにおいては、前記測定値取得周期以内で前記第1のΔΣAD変換器による変換と前記第2のΔΣAD変換器による変換とが同期するように前記第2のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするAD変換回路。
【請求項4】
請求項3記載のAD変換回路において、
同期モードにおいて前記第1のデジタルフィルタの1乃至複数の積算期間の長さと前記第2のデジタルフィルタの複数の積算期間の長さとが略一致することを特徴とするAD変換回路。
【請求項5】
第1のΔΣ変調器と第1のデジタルフィルタと第2のデジタルフィルタとを有し、第1のアナログ入力信号をデジタル信号に変換するように構成された第1のΔΣAD変換器と、
第2のΔΣ変調器と第3のデジタルフィルタとを有し、前記第1のアナログ入力信号と同一または異なる第2のアナログ入力信号をデジタル信号に変換するように構成された第2のΔΣAD変換器と、
前記第2のΔΣAD変換器の測定値取得周期毎に変換開始要求信号を前記第2のΔΣAD変換器に出力するように構成されたCPUと、
通常モードにおいては前記第1、第2のΔΣAD変換器を非同期で動作させ、前記第1、第2のΔΣAD変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第1のΔΣ変調器と前記第2のデジタルフィルタによる変換と、前記第2のΔΣ変調器と前記第3のデジタルフィルタによる変換とが同期するように前記第2、第3のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするAD変換回路。
【請求項6】
請求項5記載のAD変換回路において、
前記第1のΔΣAD変換器は、
前記第1のアナログ入力信号を第1の周波数のデジタル信号に変換するように構成された前記第1のΔΣ変調器と、
前記第1のΔΣ変調器から出力されたデジタル信号を、前記第1の周波数よりも低い第2の周波数のデジタル信号に変換して出力するように構成された前記第1のデジタルフィルタと、
前記第1のΔΣ変調器から出力されたデジタル信号を、前記第1の周波数よりも低い第3の周波数のデジタル信号に変換して出力するように構成された前記第2のデジタルフィルタとから構成され、
前記第2のΔΣAD変換器は、
前記第2のアナログ入力信号を前記第1の周波数のデジタル信号に変換するように構成された前記第2のΔΣ変調器と、
前記第2のΔΣ変調器から出力されたデジタル信号を、前記第1の周波数よりも低い第4の周波数のデジタル信号に変換して出力するように構成された前記第3のデジタルフィルタとから構成されることを特徴とするAD変換回路。
【請求項7】
請求項6記載のAD変換回路において、
前記制御部は、
前記第1、第2、第3のデジタルフィルタの積算期間を設定するように構成された信号生成部と、
前記第1のデジタルフィルタの積算期間を周期とする前記第2の周波数のクロックを前記第1のデジタルフィルタに供給するように構成された第1のタイマと、
前記第2のデジタルフィルタの積算期間を周期とする前記第3の周波数のクロックを前記第2のデジタルフィルタに供給するように構成された第2のタイマと、
前記第3のデジタルフィルタの積算期間を周期とする前記第4の周波数のクロックを前記第3のデジタルフィルタに供給するように構成された第3のタイマとから構成され、
前記信号生成部は、前記通常モードにおいては、前記第1、第3のデジタルフィルタの積算期間を同じ値に設定すると共に、前記第2のデジタルフィルタの積算期間の設定を無効にして前記第2のタイマのクロック出力を停止させ、前記同期モードにおいては、前記第2、第3のデジタルフィルタの積算期間を同じ値に設定して、前記測定値取得周期以内で前記第1のΔΣ変調器と前記第2のデジタルフィルタによる変換と、前記第2のΔΣ変調器と前記第3のデジタルフィルタによる変換とが同期するように前記第2、第3のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするAD変換回路。
【請求項8】
請求項1乃至7のいずれか1項に記載のAD変換回路において、
前記CPUは、前記変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかを指定し、
前記制御部は、前記CPUによって指定されたモードで動作することを特徴とするAD変換回路。
【請求項9】
請求項8記載のAD変換回路において、
複数の前記第2のアナログ入力信号のうちいずれかを選択的に前記第2のΔΣAD変換器に出力するように構成されたマルチプレクサをさらに備え、
前記CPUは、前記変換開始要求信号と同期して複数の前記第2のアナログ入力信号のうちいずれかの選択を前記マルチプレクサに対して指定する制御信号を出力することを特徴とするAD変換回路。
【請求項10】
請求項9記載のAD変換回路において、
前記CPUは、複数の前記第2のアナログ入力信号を順番に指定する前記制御信号を出力し、同じアナログ入力信号を前記第1、第2のΔΣAD変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするAD変換回路。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、AD変換回路に関するものである。
続きを表示(約 1,900 文字)【背景技術】
【0002】
圧力発信器には、差圧(DP)センサ、高圧側の静圧(STH)センサ、低圧側の静圧(STL)センサ、温度(TEMP)センサ等の各種センサが搭載され、それらのセンサ出力のAD変換値を演算することでゲージ圧/絶対圧の測定値(PV値)を算出する。この演算に必要なDP信号については、サンプリング時のエイリアスの影響を避けるために、DP専用のAD変換器(ADC:Analog-to-Digital Converter)を用意し、常時AD変換を行う必要がある。一方、残りのSTH,STL,TEMPの各信号については、常時サンプリングが不要なため、別のADCを用意し、STH,STL,TEMPの3つの入力を切り替えながらAD変換を行うという計2チャンネルのADCを用いるシステム構成となっている。
【0003】
圧力発信器のような信頼性が求められる製品の場合、PV値算出のためのDP測定以外にも、補正用のSTH,STL,TEMP測定や、センサとADCの故障を検出するための測定も動作中に行う必要がある。そこで、上記のように2チャンネルのADCを用意して、チャンネル1のADCでDPの測定を行い、チャンネル2のADCで補正のためのSTH,STL,TEMPの測定とセンサ故障診断のためのDPの測定(チャンネル間同期不要)とADC故障診断のためのDPの測定(チャンネル間同期必要)を行うこととなる。
【0004】
ADCの故障診断を正しく行うためには、チャンネル1と同等なADC設定、かつチャンネル1とほぼ同タイミングでチャンネル2を用いてDPを測定する必要がある。チャンネル1のADCのDP取得周期を例えば50msとすると、チャンネル2のADCはその±2%の範囲内(±1ms)のタイミングでDP値を取得することが求められる。この時間制約が守れない場合、DP値に揺らぎがあったときにADCが故障していないにも関わらず、ADC故障と誤判定してしまうこととなる。
【0005】
チャンネル1のADCについては前述のとおり、エイリアスの影響を避けるために常時サンプリングが必須であるということを考慮すると、チャンネル1とチャンネル2のADC値の同期取得を行うためには、外部からADC変換開始要求を指定可能な入力端子を持つ市販ADCチップ(例えばTI社のADS1248やアナログデバイセズ社のAD7176-2)を2チップ使用する。
【0006】
そして、それぞれのチップをチャンネル1、チャンネル2とし、チャンネル2でADC診断用のDP値(DP SYNC)を取得する際はチャンネル1の変換完了割り込み信号を見て、チャンネル2の変換開始要求信号を生成する、というCPU(Central Processing Unit)による処理を行うこととなる。
【0007】
図14は従来のAD変換回路の構成を示すブロック図、図15、図16はAD変換回路の動作を説明するタイミングチャートである。図16は、図15の時刻ts以降のタイミングを示している。図14~図16の例では、チャンネル1のADC100-1の測定値取得周期を50ms、チャンネル2のADC100-2の測定値取得周期を180msとしている。
【0008】
CPU102は、タイマ103,104からチャンネル1用の50ms周期のタイマ割り込み信号INT_TIM_CH1とチャンネル2用の180ms周期のタイマ割り込み信号INT_TIM_CH2とを受ける。CPU102は、タイマ割り込み信号INT_TIM_CH1に応じて、変換開始要求信号START_CH1をチャンネル1のADC100-1に対して出力する。
【0009】
チャンネル1のADC100-1は、変換開始要求信号START_CH1と同期してDPセンサからDP信号を取り込み、AD変換して、変換完了時に変換完了割り込み信号INT_CH1を出力する。図15、図16のADC_CH1はチャンネル1のADC100-1の出力を示している。
【0010】
また、CPU102は、タイマ割り込み信号INT_TIM_CH2に応じて、変換開始要求信号START_CH2をチャンネル2のADC100-2に対して出力する。
チャンネル2のADC100-2は、変換開始要求信号START_CH2と同期してSTHセンサ、STLセンサ、TEMPセンサ、DPセンサからSTH,STL,TEMP,DP,DP SYNCの各信号を順番に取り込み、AD変換して、変換完了時に変換完了割り込み信号INT_CH2を出力する。
(【0011】以降は省略されています)

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