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公開番号2024044387
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149877
出願日2022-09-21
発明の名称AD変換回路
出願人アズビル株式会社
代理人個人
主分類H03M 1/12 20060101AFI20240326BHJP(基本電子回路)
要約【課題】ADCの変換完了タイミングの時間差を所望の範囲内に抑える。
【解決手段】AD変換回路は、ΔΣ変調器300-1とデジタルフィルタ301-1を有するΔΣAD変換器200-1と、ΔΣ変調器300-2とデジタルフィルタ301-2を有するΔΣAD変換器200-2と、ΔΣAD変換器200-2の測定値取得周期毎に変換開始要求信号START_CPUを出力するCPU208と、通常モードにおいてはΔΣAD変換器200-1,200-2を非同期で動作させ、同期モードにおいては、測定値取得周期以内でΔΣAD変換器200-1による変換とΔΣAD変換器200-2による変換とが同期するようにデジタルフィルタ301-2の積算期間を設定する制御部210とを備える。
【選択図】図1
特許請求の範囲【請求項１】
第１のΔΣ変調器と第１のデジタルフィルタとを有し、第１のアナログ入力信号をデジタル信号に変換するように構成された第１のΔΣＡＤ変換器と、
第２のΔΣ変調器と第２のデジタルフィルタとを有し、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のΔΣＡＤ変換器と、
前記第２のΔΣＡＤ変換器の測定値取得周期毎に変換開始要求信号を前記第２のΔΣＡＤ変換器に出力するように構成されたＣＰＵと、
通常モードにおいては前記第１、第２のΔΣＡＤ変換器を非同期で動作させ、前記第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするＡＤ変換回路。
続きを表示（約 3,000 文字）【請求項２】
請求項１記載のＡＤ変換回路において、
前記第１のΔΣＡＤ変換器は、
前記第１のアナログ入力信号を第１の周波数のデジタル信号に変換するように構成された前記第１のΔΣ変調器と、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第２の周波数のデジタル信号に変換して出力するように構成された前記第１のデジタルフィルタとから構成され、
前記第２のΔΣＡＤ変換器は、
前記第２のアナログ入力信号を前記第１の周波数のデジタル信号に変換するように構成された前記第２のΔΣ変調器と、
前記第２のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第３の周波数のデジタル信号に変換して出力するように構成された前記第２のデジタルフィルタとから構成されることを特徴とするＡＤ変換回路。
【請求項３】
請求項２記載のＡＤ変換回路において、
前記制御部は、
前記第１、第２のデジタルフィルタの積算期間を設定するように構成された信号生成部と、
前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、
前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマとから構成され、
前記信号生成部は、前記通常モードにおいては、前記第１、第２のデジタルフィルタの積算期間を同じ値に設定し、前記同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするＡＤ変換回路。
【請求項４】
請求項３記載のＡＤ変換回路において、
同期モードにおいて前記第１のデジタルフィルタの１乃至複数の積算期間の長さと前記第２のデジタルフィルタの複数の積算期間の長さとが略一致することを特徴とするＡＤ変換回路。
【請求項５】
第１のΔΣ変調器と第１のデジタルフィルタと第２のデジタルフィルタとを有し、第１のアナログ入力信号をデジタル信号に変換するように構成された第１のΔΣＡＤ変換器と、
第２のΔΣ変調器と第３のデジタルフィルタとを有し、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のΔΣＡＤ変換器と、
前記第２のΔΣＡＤ変換器の測定値取得周期毎に変換開始要求信号を前記第２のΔΣＡＤ変換器に出力するように構成されたＣＰＵと、
通常モードにおいては前記第１、第２のΔΣＡＤ変換器を非同期で動作させ、前記第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするＡＤ変換回路。
【請求項６】
請求項５記載のＡＤ変換回路において、
前記第１のΔΣＡＤ変換器は、
前記第１のアナログ入力信号を第１の周波数のデジタル信号に変換するように構成された前記第１のΔΣ変調器と、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第２の周波数のデジタル信号に変換して出力するように構成された前記第１のデジタルフィルタと、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第３の周波数のデジタル信号に変換して出力するように構成された前記第２のデジタルフィルタとから構成され、
前記第２のΔΣＡＤ変換器は、
前記第２のアナログ入力信号を前記第１の周波数のデジタル信号に変換するように構成された前記第２のΔΣ変調器と、
前記第２のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第４の周波数のデジタル信号に変換して出力するように構成された前記第３のデジタルフィルタとから構成されることを特徴とするＡＤ変換回路。
【請求項７】
請求項６記載のＡＤ変換回路において、
前記制御部は、
前記第１、第２、第３のデジタルフィルタの積算期間を設定するように構成された信号生成部と、
前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、
前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマと、
前記第３のデジタルフィルタの積算期間を周期とする前記第４の周波数のクロックを前記第３のデジタルフィルタに供給するように構成された第３のタイマとから構成され、
前記信号生成部は、前記通常モードにおいては、前記第１、第３のデジタルフィルタの積算期間を同じ値に設定すると共に、前記第２のデジタルフィルタの積算期間の設定を無効にして前記第２のタイマのクロック出力を停止させ、前記同期モードにおいては、前記第２、第３のデジタルフィルタの積算期間を同じ値に設定して、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするＡＤ変換回路。
【請求項８】
請求項１乃至７のいずれか１項に記載のＡＤ変換回路において、
前記ＣＰＵは、前記変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかを指定し、
前記制御部は、前記ＣＰＵによって指定されたモードで動作することを特徴とするＡＤ変換回路。
【請求項９】
請求項８記載のＡＤ変換回路において、
複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のΔΣＡＤ変換器に出力するように構成されたマルチプレクサをさらに備え、
前記ＣＰＵは、前記変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記マルチプレクサに対して指定する制御信号を出力することを特徴とするＡＤ変換回路。
【請求項１０】
請求項９記載のＡＤ変換回路において、
前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記制御信号を出力し、同じアナログ入力信号を前記第１、第２のΔΣＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするＡＤ変換回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、ＡＤ変換回路に関するものである。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
圧力発信器には、差圧（ＤＰ）センサ、高圧側の静圧（ＳＴＨ）センサ、低圧側の静圧（ＳＴＬ）センサ、温度（ＴＥＭＰ）センサ等の各種センサが搭載され、それらのセンサ出力のＡＤ変換値を演算することでゲージ圧／絶対圧の測定値（ＰＶ値）を算出する。この演算に必要なＤＰ信号については、サンプリング時のエイリアスの影響を避けるために、ＤＰ専用のＡＤ変換器（ＡＤＣ：Analog-to-Digital Converter）を用意し、常時ＡＤ変換を行う必要がある。一方、残りのＳＴＨ，ＳＴＬ，ＴＥＭＰの各信号については、常時サンプリングが不要なため、別のＡＤＣを用意し、ＳＴＨ，ＳＴＬ，ＴＥＭＰの３つの入力を切り替えながらＡＤ変換を行うという計２チャンネルのＡＤＣを用いるシステム構成となっている。
【０００３】
圧力発信器のような信頼性が求められる製品の場合、ＰＶ値算出のためのＤＰ測定以外にも、補正用のＳＴＨ，ＳＴＬ，ＴＥＭＰ測定や、センサとＡＤＣの故障を検出するための測定も動作中に行う必要がある。そこで、上記のように２チャンネルのＡＤＣを用意して、チャンネル１のＡＤＣでＤＰの測定を行い、チャンネル２のＡＤＣで補正のためのＳＴＨ，ＳＴＬ，ＴＥＭＰの測定とセンサ故障診断のためのＤＰの測定（チャンネル間同期不要）とＡＤＣ故障診断のためのＤＰの測定（チャンネル間同期必要）を行うこととなる。
【０００４】
ＡＤＣの故障診断を正しく行うためには、チャンネル１と同等なＡＤＣ設定、かつチャンネル１とほぼ同タイミングでチャンネル２を用いてＤＰを測定する必要がある。チャンネル１のＡＤＣのＤＰ取得周期を例えば５０ｍｓとすると、チャンネル２のＡＤＣはその±２％の範囲内（±１ｍｓ）のタイミングでＤＰ値を取得することが求められる。この時間制約が守れない場合、ＤＰ値に揺らぎがあったときにＡＤＣが故障していないにも関わらず、ＡＤＣ故障と誤判定してしまうこととなる。
【０００５】
チャンネル１のＡＤＣについては前述のとおり、エイリアスの影響を避けるために常時サンプリングが必須であるということを考慮すると、チャンネル１とチャンネル２のＡＤＣ値の同期取得を行うためには、外部からＡＤＣ変換開始要求を指定可能な入力端子を持つ市販ＡＤＣチップ（例えばＴＩ社のＡＤＳ１２４８やアナログデバイセズ社のＡＤ７１７６－２）を２チップ使用する。
【０００６】
そして、それぞれのチップをチャンネル１、チャンネル２とし、チャンネル２でＡＤＣ診断用のＤＰ値（ＤＰＳＹＮＣ）を取得する際はチャンネル１の変換完了割り込み信号を見て、チャンネル２の変換開始要求信号を生成する、というＣＰＵ（Central Processing Unit）による処理を行うこととなる。
【０００７】
図１４は従来のＡＤ変換回路の構成を示すブロック図、図１５、図１６はＡＤ変換回路の動作を説明するタイミングチャートである。図１６は、図１５の時刻ｔｓ以降のタイミングを示している。図１４～図１６の例では、チャンネル１のＡＤＣ１００－１の測定値取得周期を５０ｍｓ、チャンネル２のＡＤＣ１００－２の測定値取得周期を１８０ｍｓとしている。
【０００８】
ＣＰＵ１０２は、タイマ１０３，１０４からチャンネル１用の５０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１とチャンネル２用の１８０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２とを受ける。ＣＰＵ１０２は、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１に応じて、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１をチャンネル１のＡＤＣ１００－１に対して出力する。
【０００９】
チャンネル１のＡＤＣ１００－１は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１と同期してＤＰセンサからＤＰ信号を取り込み、ＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ１を出力する。図１５、図１６のＡＤＣ＿ＣＨ１はチャンネル１のＡＤＣ１００－１の出力を示している。
【００１０】
また、ＣＰＵ１０２は、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２に応じて、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２をチャンネル２のＡＤＣ１００－２に対して出力する。
チャンネル２のＡＤＣ１００－２は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサからＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰＳＹＮＣの各信号を順番に取り込み、ＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２を出力する。
（【００１１】以降は省略されています）

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