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公開番号2024048165
公報種別公開特許公報(A)
公開日2024-04-08
出願番号2022154052
出願日2022-09-27
発明の名称半導体装置
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H01L 29/78 20060101AFI20240401BHJP(基本的電気素子)
要約【課題】半導体装置においてアバランシェ電流による上部電極への影響を低減する技術を提案する。
【解決手段】半導体装置は、上面に複数のトレンチが設けられている素子領域を有する半導体基板と、素子領域内で半導体基板の上面を覆っている上部電極と、保護膜と、を備えている。素子領域が、ソース領域と、ボディ領域と、ドリフト領域と、トレンチの下側に配置されており、第1方向に延びており、第1方向と直交する第2方向に間隔を空けて配列されている底部領域と、上部電極に接する位置から底部領域まで延びており、第1方向と交差する第3方向に延びており、第3方向と直交する第4方向に間隔を空けて配列されている接続領域と、を備えている。上部電極の上面が保護膜に覆われた被覆部における接続領域の第4方向の間隔の平均値が、上部電極の上面が保護膜から露出している露出部における接続領域の第4方向の間隔の平均値よりも小さい。
【選択図】図2
特許請求の範囲【請求項１】
半導体装置（１０、１００、２００、３００）であって、
上面（１２ａ）に複数のトレンチ（２２）が設けられている素子領域（１４）を有する半導体基板（１２）と、
前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、
前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）と、
前記素子領域内で前記半導体基板の前記上面を覆っている上部電極（７０）と、
保護膜（４０）と、
を備えており、
前記素子領域が、
前記上部電極に接しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、
前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しているｐ型のボディ領域（３２）と、
前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、
それぞれが前記トレンチの底面から間隔を空けて前記トレンチの下側に配置されており、それぞれの周囲が前記ドリフト領域に囲まれており、それぞれが前記半導体基板を上から見たときに第１方向に延びており、前記半導体基板を上から見たときに前記第１方向と直交する第２方向に間隔を空けて配列されているｐ型の複数の底部領域（３６、１３６）と、
それぞれが前記上部電極に接する位置から前記底部領域まで延びており、それぞれが前記半導体基板を上から見たときに前記第１方向と交差する第３方向に延びており、前記半導体基板を上から見たときに前記第３方向と直交する第４方向に間隔を空けて配列されているｐ型の複数の接続領域（３８、１３８、２３８、３３８）と、
を備えており、
前記素子領域の外周部（１４ｂ）に前記上部電極の上面が前記保護膜に覆われた被覆部（６０）が設けられており、前記素子領域の中央部（１４ａ）に前記上部電極の前記上面が前記保護膜から露出している露出部（６２）が設けられており、
前記被覆部における前記接続領域の前記第４方向の間隔の平均値が、前記露出部における前記接続領域の前記第４方向の間隔の平均値よりも小さい、
半導体装置。
続きを表示（約 140 文字）【請求項２】
前記半導体基板が、ＳｉＣにより構成されている、請求項１に記載の半導体装置。
【請求項３】
前記素子領域の前記露出部内の前記上部電極の前記上面が、はんだ層（４２）を介して導体板（４４）に接続されている、請求項１又は２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
特許文献１には、上面に複数のトレンチが設けられている素子領域を有する半導体基板と、各トレンチの内面を覆うゲート絶縁膜と、各トレンチ内に配置されたゲート電極と、素子領域内で半導体基板の上面を覆っている上部電極と、を備える半導体装置が開示されている。この半導体装置では、半導体基板が、ｎ型のソース領域と、ｐ型のコンタクト領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型の複数の底部領域（すなわち、電界ブロック層）と、ｐ型の複数の接続領域（すなわち、連結層）を有している。ソース領域は、上部電極に接しており、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。各底部領域は、トレンチの底面から間隔を空けてトレンチの下側に配置されており、トレンチと平行に伸びており、トレンチに対して直交する方向に間隔を空けて配列されている。各接続領域は、上部電極に接する位置から底部領域まで延びており、トレンチに対して直交する方向に延びており、トレンチと平行な方向に間隔を空けて配列されている。
【０００３】
特許文献１の半導体装置がオフするときには、底部領域からドリフト領域内に空乏層が伸びる。底部領域からドリフト領域内の伸びる空乏層によって、ゲート絶縁膜周辺の電界集中が抑制される。
【先行技術文献】
【特許文献】
【０００４】
特開２０１９－１６７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の半導体装置がオフしている状態で、半導体基板内部のｐｎ接合（例えば、底部領域とドリフト領域の間のｐｎ接合）へ逆方向バイアスの高電圧が印加されると、アバランシェ電流が流れる。アバランシェ電流は、ドリフト領域から底部領域及び接続領域を介して上部電極に流れる。このとき、アバランシェ電流が流れることにより、各接続領域が発熱する。各接続領域は上部電極に接しているため、接続領域で生じた熱が上部電極に伝わる。このため、各接続領域の上部で上部電極が高温となり、各接続領域から離れた位置ほど上部電極の温度が低くなる。このように、上部電極において温度勾配が生じる。
【０００６】
この種の半導体装置では、素子領域の外周部において上部電極を保護膜によって覆うことがある。上部電極のうち保護膜に覆われた部分では、熱が拡散し難く、温度が均一化され難い。したがって、アバランシェ電流が流れる場合に、保護膜に覆われた部分では、保護膜に覆われていない部分よりも、上部電極で温度勾配が生じ易い。このため、繰り返しアバランシェ電流が流れると、保護膜に覆われた部分の上部電極に悪影響を及ぼし得る。本明細書では、半導体装置においてアバランシェ電流による上部電極への影響を低減する技術を提案する。
【課題を解決するための手段】
【０００７】
本明細書が開示する半導体装置（１０、１００、２００、３００）は、上面（１２ａ）に複数のトレンチ（２２）が設けられている素子領域（１４）を有する半導体基板（１２）と、前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）と、前記素子領域内で前記半導体基板の前記上面を覆っている上部電極（７０）と、保護膜（４０）と、を備えている。前記素子領域が、前記上部電極に接しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しているｐ型のボディ領域（３２）と、前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、それぞれが前記トレンチの底面から間隔を空けて前記トレンチの下側に配置されており、それぞれの周囲が前記ドリフト領域に囲まれており、それぞれが前記半導体基板を上から見たときに第１方向に延びており、前記半導体基板を上から見たときに前記第１方向と直交する第２方向に間隔を空けて配列されているｐ型の複数の底部領域（３６、１３６）と、それぞれが前記上部電極に接する位置から前記底部領域まで延びており、それぞれが前記半導体基板を上から見たときに前記第１方向と交差する第３方向に延びており、前記半導体基板を上から見たときに前記第３方向と直交する第４方向に間隔を空けて配列されているｐ型の複数の接続領域（３８、１３８、２３８、３３８）と、を備えている。前記素子領域の外周部（１４ｂ）に前記上部電極の上面が前記保護膜に覆われた被覆部（６０）が設けられており、前記素子領域の中央部（１４ａ）に前記上部電極の前記上面が前記保護膜から露出している露出部（６２）が設けられている。前記被覆部における前記接続領域の前記第４方向の間隔の平均値が、前記露出部における前記接続領域の前記第４方向の間隔の平均値よりも小さい。
【０００８】
上記の半導体装置では、半導体基板が、素子領域の外周部において上部電極の上面が保護膜に覆われた被覆部と、素子領域の中央部において上部電極の上面が保護膜から露出している露出部と、を有している。被覆部における接続領域の間隔の平均値が、中央部における接続領域の間隔の平均値よりも小さい。すなわち、被覆部では、露出部と比較して、接続領域が密に配置されている。このため、被覆部では、アバランシェ電流が、密に配置された複数の接続領域に分散して流れ、各接続領域に流れるアバランシェ電流の密度が小さくなる。その結果、被覆部では、各接続領域の発熱の程度が小さくなり、上部電極に生じる温度勾配も小さくなる。このように、上記の半導体装置では、アバランシェ電流による上部電極への影響を低減することができる。
【図面の簡単な説明】
【０００９】
実施例１の半導体装置の平面図。
実施例１の半導体装置の部分拡大平面図。
図２のＩＩＩ－ＩＩＩ線における断面図。
図２のＩＶ－ＩＶ線における断面図。
図２のＶ－Ｖ線における断面図。
図２のＶＩ－ＶＩ線における断面図。
実施例２の半導体装置の部分拡大平面図。
図７のＶＩＩＩ－ＶＩＩＩ線における断面図。
図７のＩＸ－ＩＸ線における断面図。
実施例３の半導体装置の部分拡大平面図。
実施例４の半導体装置の部分拡大平面図。
【発明を実施するための形態】
【００１０】
本明細書が開示する一例の半導体装置では、半導体基板が、ＳｉＣにより構成されていてもよい。
（【００１１】以降は省略されています）

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