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公開番号
2025176504
公報種別
公開特許公報(A)
公開日
2025-12-04
出願番号
2024082699
出願日
2024-05-21
発明の名称
半導体装置及び半導体装置の製造方法
出願人
新電元工業株式会社
代理人
めぶき弁理士法人
主分類
H10D
30/67 20250101AFI20251127BHJP()
要約
【課題】SOI基板を用いた半導体装置において、素子の特性のバラツキを低減することができる半導体装置を提供する。
【解決手段】半導体支持基板111、絶縁層112及びN型の活性層113を有するSOI基板110と、ソース電極120及びドレイン電極130と、ゲート絶縁膜150を介して配置されたゲート電極140を備え、SOI基板110は、活性層113の表面の一部に絶縁層112に達しない深さで形成され、活性層113よりも不純物濃度が高い高濃度N型半導体領域114a、114bと、高濃度N型半導体領域114a,114bの表面に活性層113とは離隔して形成されたP型半導体領域115と、ゲート絶縁膜150直下に形成され、P型半導体領域115と接しており、高濃度N型半導体領域114a、114bよりも不純物濃度が低いN型のチャネル形成領域116とを有する半導体装置100。
【選択図】図1
特許請求の範囲
【請求項1】
半導体支持基板、前記半導体支持基板上に配置された絶縁層、及び、前記絶縁層上に配置されたN型の活性層を有するSOI基板と、
前記活性層上に離隔して配置されたソース電極及びドレイン電極と、
前記活性層上における前記ソース電極及び前記ドレイン電極の間にゲート絶縁膜を介して配置されたゲート電極と、を備え、
前記SOI基板は、
前記活性層の表面の一部に前記絶縁層に達しない深さで形成され、前記活性層よりも不純物濃度が高い高濃度N型半導体領域と、
前記高濃度N型半導体領域の表面に前記活性層とは離隔して形成され、前記ソース電極又は前記ドレイン電極と接続されているP型半導体領域と、
前記ゲート絶縁膜直下に形成され、かつ、端部が前記P型半導体領域と接しており、前記高濃度N型半導体領域よりも不純物濃度が低いN型のチャネル形成領域と、をさらに有することを特徴とする半導体装置。
続きを表示(約 1,200 文字)
【請求項2】
前記高濃度N型半導体領域は、前記ソース電極と接続されている前記P型半導体領域を囲む第1の高濃度N型半導体領域と、前記ドレイン電極と接続されている前記P型半導体領域を囲む第2の高濃度N型半導体領域とを有し、
前記第1の高濃度N型半導体領域と、前記第2の高濃度N型半導体領域とは、前記ゲート絶縁膜直下において離隔しており、
前記SOI基板は、前記ゲート絶縁膜直下の前記活性層の表面に形成された第2のP型半導体領域をさらに有し、
前記チャネル形成領域は、前記第2のP型半導体領域と前記P型半導体領域との間に形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記高濃度N型半導体領域は、前記ソース電極と接続されている前記P型半導体領域を囲む第1の高濃度N型半導体領域と、前記ドレイン電極と接続されている前記P型半導体領域を囲む第2の高濃度N型半導体領域とを有し、
前記第1の高濃度N型半導体領域と、前記第2の高濃度N型半導体領域とは、前記ゲート絶縁膜直下において離隔しており、
前記チャネル形成領域は、前記ゲート絶縁膜直下の前記活性層と前記P型半導体領域との間に形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記活性層の厚さが、1~2μmの範囲内にあることを特徴とする請求項1~3のいずれかに記載の半導体装置。
【請求項5】
前記半導体装置は、P型の電界効果トランジスタであることを特徴とする請求項1~3のいずれかに記載の半導体装置。
【請求項6】
半導体支持基板、前記半導体支持基板上に配置された絶縁層、及び、前記絶縁層上に配置されたN型の活性層を有するSOI基板の前記活性層の表面の一部にP型不純物を導入する工程と、
前記活性層上における前記P型不純物を導入した領域と重なる領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記活性層における前記ゲート電極の周辺領域にN型不純物を導入する工程と、
前記SOI基板を加熱して前記N型不純物を熱拡散させることにより、前記活性層の表面の一部に前記絶縁層に達しない深さで形成され、前記活性層よりも不純物濃度が高い高濃度N型半導体領域を形成するとともに、前記ゲート絶縁膜直下において前記P型不純物と前記N型不純物とが重なる領域に形成された前記高濃度N型半導体領域よりも不純物濃度が低いN型のチャネル形成領域を形成する工程と、
前記高濃度N型半導体領域の表面にP型不純物を導入して、前記活性層とは離隔して形成された複数のP型半導体領域を形成する工程と、
複数の前記P型半導体領域それぞれに接続されるソース電極及びドレイン電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
続きを表示(約 2,000 文字)
【背景技術】
【0002】
従来、SOI基板を用いた半導体装置(P型MOSFET)が知られている。このような半導体装置としては、図5に示すような半導体装置が考えられる(以下、従来の半導体装置800という)。
【0003】
従来の半導体装置800は、図5に示すように、半導体支持基板811、半導体支持基板811上に配置された絶縁層812、及び、絶縁層812上に配置されたN型の活性層813を有するSOI基板810と、活性層813上に離隔して配置されたソース電極820及びドレイン電極830と、活性層813上におけるソース電極820及びドレイン電極830の間にゲート絶縁膜850を介して配置されたゲート電極840と、層間絶縁膜852と、表面保護膜860とを備える。
【0004】
SOI基板810は、活性層813の表面に離隔して形成され、ソース電極820又はドレイン電極830と接続されているP型半導体領域815をさらに有する。
【0005】
従来の半導体装置800によれば、半導体支持基板811と活性層813との間に絶縁層812が配置されているため、トランジスタの寄生容量を低減することができ、余分な電力消費やリーク電流を低減することができる。
【0006】
このようなSOI基板810を用いた半導体装置は、例えばハイサイドスイッチの制御等の用途で使用され、活性層813が半導体支持基板811よりも高い電位で使用されることとなる。しかしながら、この場合には、ホールが絶縁層812と活性層813との界面付近(図5の破線Aで囲まれた領域参照)に集まることでP型反転層が形成され、ソース電極820とドレイン電極830が当該P型反転層を介して導通してしまうおそれがある。特に高耐圧化された素子とするために活性層813を薄くした場合には、P型半導体領域815と当該P型反転層が近くなることから、この問題が顕著になる。
【0007】
そこで、例えば、特許文献1に記載の半導体装置のように、SOI基板910の絶縁層912と活性層913との境界に境界高濃度N型半導体領域918が形成された半導体装置が知られている(従来の他の半導体装置900、図6参照)。従来の他の半導体装置900によれば、境界高濃度N型半導体領域918を有するため、P型反転層が形成され難くなり、ソース電極920とドレイン電極930が導通し難くなる。
【0008】
従来の他の半導体装置900は、例えば、以下のような方法で製造することができる。すなわち、従来の他の半導体装置900の製造方法は、半導体支持基板911、半導体支持基板911上に配置された絶縁層912、及び、絶縁層912上に配置されたN型層913’’を有するSOI基板910を準備する工程と(図7(a)参照)、N型層913’’の表面にN型不純物を導入する工程と(図7(b)参照)、N型不純物を熱拡散させて高濃度のN
+
型層913’とする工程と(図7(c)参照)、N
+
型層913’の表面の一部にP型不純物を導入する工程と(図7(d)参照)、絶縁層912に達しないようにP型不純物を熱拡散させて活性層913及び境界高濃度N型半導体領域918を形成する工程と(図7(e)参照)、活性層913の表面に絶縁膜950、951を形成するとともに、ゲート絶縁膜950上にポリシリコンからなるゲート電極940を形成する工程と(図7(f)参照)、所定の位置に開口を有するマスク(図示せず)を絶縁膜951上に配置するとともに、活性層913にP型不純物を導入して複数のP型半導体領域915を形成する工程(図7(g)参照)と、層間絶縁膜952を形成するとともに、層間絶縁膜952及び絶縁膜950を開口してP型半導体領域915と接続されるソース電極920及びドレイン電極930を形成する工程と、層間絶縁膜952、ソース電極920、ドレイン電極930及びゲート電極940を保護する表面保護膜960を形成する工程(図7(h)参照)を含む。
【先行技術文献】
【特許文献】
【0009】
特開平10―303426号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、一般的にSOI基板を製造する場合には、活性層の厚さバラツキが比較的大きいことに起因して活性層におけるN型不純物やP型不純物の濃度が変動してしまい、半導体装置(MOSFET)の特性(例えば、閾値電圧等)のバラツキが大きくなってしまう、という課題がある(図3参照)。なお、以下、「半導体装置の特性」を「素子の特性」ということもある。
(【0011】以降は省略されています)
この特許をJ-PlatPat(特許庁公式サイト)で参照する
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