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公開番号2025175962
公報種別公開特許公報(A)
公開日2025-12-03
出願番号2025077443
出願日2025-05-07
発明の名称半導体パッケージング整列のためのX線イメージングシステムが装着されたチップレットヘッド整列装置及びその方法
出願人コリアアトミックエナジーリサーチインスティテュート,KOREA ATOMIC ENERGY RESEARCH INSTITUTE
代理人弁理士法人京都国際特許事務所
主分類H01L 21/60 20060101AFI20251126BHJP(基本的電気素子)
要約【課題】複数の半導体チップの接合過程で放射線源を検出して半導体チップに対する微細整列を行う。
【解決手段】半導体パッケージング用整列装置は、複数の半導体チップに放射線を照射する放射線源120、複数の半導体チップを透過した放射線を検出する放射線センサー140、放射線源又は放射線センサーの一つと結合されるヘッド130、放射線センサーが獲得した検出情報に基づいて、複数の半導体チップを整列して接合する整列部150及びプロセッサ110を含む。プロセッサは、複数の半導体チップのうちヘッドの少なくとも一部と結合した第1半導体チップを識別したことに基づき、複数の半導体チップのうち第1半導体チップと結合するための第2半導体チップを識別し、ヘッド、整列部又はこれらの何れかの組み合わせの少なくとも一つを制御して、第1半導体チップに含まれた第1参照マークと第2半導体チップに含まれた第2参照マークとをマッチングする。
【選択図】図1
特許請求の範囲【請求項１】
複数の半導体チップに放射線を照射する放射線源と、
複数の半導体チップを透過した前記放射線を感知する放射線センサーと、
前記放射線源又は前記放射線センサーの一つと結合されるヘッドと、
前記放射線センサーにより獲得された検出情報に基づいて、前記複数の半導体チップを整列して（ｂｙａｌｉｇｎｉｎｇ）接合する整列部と、
前記放射線源、前記ヘッド、前記放射線センサー、前記整列部、又はこれらのいずれかの組み合わせの少なくとも一つを制御するプロセッサと、を含み、
前記プロセッサは、
前記複数の半導体チップのうち前記ヘッドの少なくとも一部に結合された第１半導体チップを識別したことに基づいて、前記複数の半導体チップのうち前記第１半導体チップと結合するための第２半導体チップを識別し、
前記ヘッド、前記整列部、又はこれらのいずれかの組み合わせの少なくとも一つを制御して（ｂｙｃｏｎｔｒｏｌｌｉｎｇ）、前記第１半導体チップに含まれた第１参照マーク（ｒｅｆｅｒｅｎｃｅｍａｒｋ）と前記第２半導体チップに含まれた第２参照マークとをマッチングするように構成される、半導体チップパッケージング用整列装置。
続きを表示（約 1,400 文字）【請求項２】
前記複数の半導体チップのうち最も下部に位置した下部半導体チップの下側に位置し、前記下部半導体チップの少なくとも一部と接触する下板をさらに含み、
前記プロセッサは、
前記検出情報を用いて前記下板を制御したことに基づいて、前記複数の半導体チップを整列するように構成される、請求項１に記載の半導体パッケージング用整列装置。
【請求項３】
前記複数の半導体チップのそれぞれは、
アラインマーク、ＴＳＶ（ｔｈｒｏｕｇｈｓｉｌｉｃｏｎｖｉａ）、Ｆａｎ－ｉｎインターコネクト又はＦａｎ－ｏｕｔインターコネクト、インターポーザインターコネクト、又はこれらのいずれかの組み合わせの少なくとも一つを含む、請求項１に記載の半導体パッケージング用整列装置。
【請求項４】
前記検出情報は、
前記アラインマーク、前記ＴＳＶ、又はこれらのいずれかの組み合わせの少なくとも一つに関する（ａｓｓｏｃｉａｔｅｄｗｉｔｈ）位置情報を含み、
前記プロセッサは、
前記位置情報に基づいて前記整列部を制御することで、前記複数の半導体チップを整列するように構成される、請求項３に記載の半導体パッケージング用整列装置。
【請求項５】
前記プロセッサは、
前記位置情報を用いて前記整列部を制御したことに基づいて、前記アラインマークの相（ｐｈａｓｅ）を一致させるか、又は前記ＴＳＶの相を一致させることで前記複数の半導体チップを整列するように構成される、請求項４に記載の半導体パッケージング用整列装置。
【請求項６】
前記アラインマーク、前記ＴＳＶ、又はこれらのいずれかの組み合わせの少なくとも一つは、
前記放射線の透過率が指定された値よりも低い透過率の材質で形成される、請求項３に記載の半導体パッケージング用整列装置。
【請求項７】
前記複数の半導体チップのイメージを獲得するためのカメラをさらに含み、
前記プロセッサは、
前記放射線源を制御することで、前記カメラから獲得された前記アラインマーク、前記ＴＳＶ、又はこれらのいずれかの組み合わせの少なくとも一つの位置に基づいて設定される指定された領域に前記放射線を照射するように構成される、請求項３に記載の半導体パッケージング用整列装置。
【請求項８】
前記複数の半導体チップは、
基準面を基準にして上下に配置され、
前記放射線源は、
前記複数の半導体チップのうち最も上部に位置した上部半導体チップの上側に位置し、
前記放射線センサーは、
前記複数の半導体チップのうち最も下部に位置した下部半導体チップの下側に位置する、請求項１に記載の半導体パッケージング用整列装置。
【請求項９】
ディスプレイと、
前記整列部を操作するための操作部と、をさらに含み、
前記プロセッサは、
前記ディスプレイを介して、前記検出情報を出力して使用者に提供し、
前記操作部から受信した入力に基づいて、前記整列部を制御するように構成される、請求項１に記載の半導体パッケージング用整列装置。
【請求項１０】
前記放射線源は、
Ｘ線源を含む、請求項１に記載の半導体パッケージング用整列装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージング整列のためのＸ線イメージングシステムが装着されたチップレットヘッド整列装置及びその方法に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
人工知能技術の発達により人工知能モジュールの開発研究が持続しており、それによって工程微細化による単一チップの小型化に対する研究とともに、様々な機能のチップをパッケージングして多機能チップを具現できる技術が人工知能モジュール分野において注目を浴びている。また、高容量確保のためのウェハ又はチップの垂直積層技術のためのハイブリッドポンディングとして代表されるアドバンスドパッケージング技術が活発に開発されている。
【０００３】
このために、シリコンインターポーザ、ＴＳＶなどを活用した２．５Ｄ／３Ｄ集積技術が開発されたが、現在までは半導体チップ同士に接合する時（ＣｈｉｐｔｏＣｈｉｐＢｏｎｄｉｎｇ）光学的方法で接合位置を確認し、接合位置を記憶して機械的に接合する方式を使用している。又は、光学系が装着されたチップレットヘッドが下部チップ外郭の整列マークを認識して上部チップを下部チップに整列して付着する方式を使用している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、複数の半導体チップの接合過程で放射線源を検出して持続的に半導体チップに対する微細整列を行うことで、接合の正確度を増加させ、それによって半導体の生産歩留りを増加させるための半導体パッケージング用整列装置及びその方法を提供しようとする。
【０００５】
本発明の実施形態は、肉眼で確認が不可能な半導体チップの付着面をＸ－線を活用して付着される上／下部チップのインターコネクト（ｉｎｔｅｒｃｏｎｎｅｃｔ）又はＴＳＶを肉眼で確認しながら整列可能な半導体チップレット用高精密Ｘ－線チップ整列ヘッド及びそれを用いた整列方法を提供しようとする。
【０００６】
本発明の実施形態は、光学的整列方式に基づいた接合より、相対的に整列の精度を向上させ、パッケージング歩留りを増加させることで、生産原価を節減して価格競争力を向上させるための半導体パッケージング用整列装置及びその方法を提供しようとする。
【０００７】
本発明の実施形態は、チップレットヘッド外郭に位置した光学系による整列用アラインマークによる下部チップ面積の損失を防止し、パッケージング集積度を増加させることで、生産原価を節減して価格競争力を向上させるための半導体パッケージング用整列装置及びその方法を提供しようとする。
【０００８】
本発明の実施形態は、上部チップと下部チップの面積当たり接合部の数が増加しながら微細化されるインターコネクト又はＴＳＶを正確に接合することで、半導体チップの歩留りを増加させ得る半導体パッケージング用整列装置及びその方法を提供しようとする。
【０００９】
本発明の実施形態は、既存のｂｕｍｐ工程にも活用されるが、接合部の数が増加しながら微細化されるインターコネクト又はＴＳＶの接合時に使用される次世代技術であるハイブリッドポンディング時に接合部を正確に検出して接合することで、生産歩留りと半導体の性能を向上させる方法を提供しようとする。
【００１０】
本発明の実施形態は、低線量放射線を照射するか、又は半導体チップの全領域ではなくアラインマーク及び／又はＴＳＶが位置する一部領域にのみ放射線を透過させることで、半導体チップの損傷を防止するための半導体チップパッケージング用整列装置及びその方法を提供しようとする。
（【００１１】以降は省略されています）

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