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公開番号2025175024
公報種別公開特許公報(A)
公開日2025-11-28
出願番号2025146735,2023556974
出願日2025-09-04,2022-03-25
発明の名称半導体デバイス、メモリデバイス、及びメモリシステム
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人
主分類H10B 43/27 20230101AFI20251120BHJP()
要約【課題】デバイス性能を改善するためにNANDストリングとソース引き出し接点との間の電圧降下の過大な変動を回避するために、半導体デバイスなどを提供する。
【解決手段】半導体デバイス100は、チャネル構造11と、チャネル構造11に接続されたソース層とを備えるアレイデバイスと、ソース層に接続されたソース引き出し接点12とを備え、チャネル構造11およびソース引き出し接点12は、ソース層の両側にそれぞれ位置し、ソース層上のソース引き出し接点12の正投影は等間隔に分布し、半導体デバイス100は、ソース層に平行な第1の方向に沿って延在するゲート線スリット構造10の列をさらに備え、ソース層上のソース引き出し接点12の各々の正投影は、ソース層上の隣り合う2列のゲート線スリット構造10の正投影の間に位置する。
【選択図】図1
特許請求の範囲【請求項１】
半導体デバイスであって、
チャネル構造と、前記チャネル構造に接続されたソース層とを備えるアレイデバイスと、
前記ソース層に接続されたソース引き出し接点と
を備え、
前記チャネル構造および前記ソース引き出し接点は、前記ソース層の両側にそれぞれ位置し、
前記ソース層上の前記ソース引き出し接点の正投影は等間隔に分布し、
前記半導体デバイスは、前記ソース層に平行な第１の方向に沿って延在するゲート線スリット構造の列をさらに備え、
前記ソース層上の前記ソース引き出し接点の各々の正投影は、前記ソース層上の隣り合う２列のゲート線スリット構造の正投影の間に位置する、
半導体デバイス。
続きを表示（約 1,500 文字）【請求項２】
隣り合う２列の前記ゲート線スリット構造は、その間に第１のピッチを有する、請求項１に記載の半導体デバイス。
【請求項３】
前記ソース引き出し接点は、前記第１の方向に沿って複数の列に配置され、
同じ列の前記ソース引き出し接点は、前記第１の方向に沿って等間隔に分布している、
請求項２に記載の半導体デバイス。
【請求項４】
前記ソース引き出し接点は、前記第１の方向に沿って複数の列に配置され、
隣り合う２列の前記ソース引き出し接点はその間に第２のピッチを有し、
任意の隣り合う２列の前記ソース引き出し接点間の前記第２のピッチは同じである、
請求項２に記載の半導体デバイス。
【請求項５】
前記第１のピッチは前記第２のピッチに等しい、請求項４に記載の半導体デバイス。
【請求項６】
前記ソース層上の前記ソース引き出し接点の各々の正投影は、前記ソース層上の隣り合う２列のゲート線スリット構造の正投影の間の中心に位置する、請求項１に記載の半導体デバイス。
【請求項７】
前記ソース層上の隣り合う２列のゲート線スリット構造の正投影は、前記ソース層上の前記ソース引き出し接点の列の正投影をその間に有する、請求項１に記載の半導体デバイス。
【請求項８】
半導体デバイスであって、
チャネル構造と、前記チャネル構造に接続されたソース層とを備えるアレイデバイスと、
前記ソース層に接続されたソース引き出し接点と
を備え、
前記チャネル構造および前記ソース引き出し接点は、前記ソース層の両側にそれぞれ位置し、
前記半導体デバイスは、前記ソース層に平行な第１の方向に沿って延在するゲート線スリット構造の列をさらに備え、
前記ソース層上の前記ソース引き出し接点の正投影は等間隔に分布し、
隣り合う２列の前記ゲート線スリット構造は、その間に第１のピッチを有し、
前記ソース引き出し接点は、前記第１の方向に沿って複数の列に配置され、
隣り合う２列の前記ソース引き出し接点はその間に第２のピッチを有し、
任意の隣り合う２列の前記ソース引き出し接点間の前記第２のピッチは同じであり、
前記第１のピッチは、前記第２のピッチよりも小さい、半導体デバイス。
【請求項９】
半導体デバイスであって、
チャネル構造と、前記チャネル構造に接続されたソース層とを備えるアレイデバイスと、
前記ソース層に接続されたソース引き出し接点と
を備え、
前記チャネル構造および前記ソース引き出し接点は、前記ソース層の両側にそれぞれ位置し、
前記ソース層上の前記ソース引き出し接点の正投影は等間隔に分布し、
前記半導体デバイスは、前記ソース層に平行な第１の方向に沿って延在するゲート線スリット構造の列をさらに備え、
前記ソース引き出し接点は、第１のソース引き出し接点および第２のソース引き出し接点を備え、
前記ソース層上の前記第１のソース引き出し接点の正投影は、前記ソース層上の隣り合う２列のゲート線スリット構造の正投影の間に位置し、
前記ソース層上の前記第２のソース引き出し接点の正投影は、前記ソース層上の前記ゲート線スリット構造の正投影との重複部分を有する、
半導体デバイス。
【請求項１０】
前記ソース引き出し接点は、前記チャネル構造と一対一対応で配置される、請求項１に記載の半導体デバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
［関連出願の相互参照］
本開示は、２０２１年３月２６日に出願された中国特許出願第２０２１１０３２３８２１．９号明細書に基づいて出願され、その全体が参照により本明細書に組み込まれるこの中国特許出願の優先権を主張する。
続きを表示（約 1,300 文字）【０００２】
本開示は、一般に電子デバイスに関し、より具体的には、半導体デバイス、メモリ、およびメモリシステムに関する。
【背景技術】
【０００３】
新規な３ＤＮＡＮＤ構造において、第１のシリコン基板が最初に形成され、第１のシリコン基板の前面に複数のアレイデバイスが形成され、これは複数のＮＡＮＤストリングを備え、次いで、複数のＮＡＮＤストリング上にアレイ相互接続層が形成される。一方、第２のシリコン基板が形成され、第２のシリコン基板上に周辺デバイスが形成され、周辺デバイス上に周辺相互接続層が形成される。次いで、アレイデバイス上のアレイ相互接続層は、ボンディングなどの方法を用いて、周辺デバイス上の周辺相互接続層と接続される。次いで、第１のシリコン基板が除去され、アレイデバイスの第１のシリコン基板が除去された側にソース層が形成され、ソース層にソース引き出し接点、例えばＮウェルピックアップ層（ＮＰＵ）が形成され、ソース端が外側に接続され、次いで、ＮＰＵは（周辺デバイスに接続された）ＡＬ金属層に接合され、これにより、信号伝送を実施するために、アレイデバイスが周辺デバイスと電気的に接続されることを可能にする。
【０００４】
しかしながら、従来技術では、ＮＡＮＤストリングとソース引き出し接点との間の電圧降下が過度に変動し、したがってデバイス性能に影響を及ぼす。
【発明の概要】
【０００５】
本開示は、デバイス性能を改善するためにＮＡＮＤストリングとソース引き出し接点との間の電圧降下の過大な変動を回避するために、半導体デバイス、メモリ、およびメモリシステムを提供することを目的とする。
【０００６】
一態様において、本開示は、半導体デバイスであって、
複数のチャネル構造と、複数のチャネル構造に接続されたソース層とを備えるアレイデバイスと、
ソース層に接続された複数のソース引き出し接点であって、複数のソース引き出し接点および複数のチャネル構造がソース層の両側にそれぞれ位置しており、ソース層上の複数のソース引き出し接点の正投影が等間隔に分布している、複数のソース引き出し接点と
を備える半導体デバイスを提供する。
【０００７】
いくつかの実施形態では、半導体デバイスは、ソース層に平行な第１の方向に沿って延在する複数列のゲート線スリット構造をさらに備え、隣り合う２列のゲート線スリット構造は、その間に第１のピッチを有する。
【０００８】
いくつかの実施形態では、複数のソース引き出し接点は、第１の方向に沿って複数の列に配置され、同じ列のソース引き出し接点は、第１の方向に沿って等間隔に分布している。
【０００９】
いくつかの実施形態では、複数のソース引き出し接点は、第１の方向に沿って複数の列に配置され、隣り合う２列のゲート線スリット構造はその間に第２のピッチを有し、任意の隣り合う２列のゲート線スリット構造間の第２のピッチは同じである。
【００１０】
いくつかの実施形態では、第１のピッチは第２のピッチに等しい。
（【００１１】以降は省略されています）

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