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公開番号2025168623
公報種別公開特許公報(A)
公開日2025-11-11
出願番号2024086393
出願日2024-05-28
発明の名称半導体デバイス
出願人重慶奕能科技有限公司
代理人弁理士法人朝日奈特許事務所
主分類H10D 30/66 20250101AFI20251104BHJP()
要約【課題】トレンチの底部及びコーナーの近くの電界分布を調節する半導体デバイスを提供する。
【解決手段】半導体デバイスにおいて、半導体層は、ソース領域130、ドリフト領域101及びバルク領域110を含み、バルク領域の第1部分111～第3部分113は、ゲート誘電体層151とゲート導体152を含むトレンチゲート構造の幅方向に沿って順に隣接し、前記第1部分は、第1表面10から第2表面20に向かう方向に沿ってソース領域とドリフト領域との間に位置し、前記第1部分とソース領域は、何れもトレンチゲート構造の第1側壁150aに隣接し、前記第3部分は、トレンチゲート構造の底面と第2表面との間に位置し、トレンチゲート構造の少なくとも一部の底面と前記第3部分とは、第1表面から第2表面に向かう方向に沿ってドリフト領域によって分離され、垂直方向に沿って前記第3部分とトレンチゲート構造の底面とを分離させる。
【選択図】図3
特許請求の範囲【請求項１】
半導体層とトレンチゲート構造とを含み、前記半導体層が対向する第１表面と第２表面とを有し、前記トレンチゲート構造の少なくとも一部が前記半導体層の前記第１表面のトレンチに位置する半導体デバイスであって、
前記半導体層は、
前記第１表面から前記第２表面の方向に向かって延在するソース領域と、
ドリフト領域とバルク領域であって、少なくとも一部の前記ドリフト領域が前記バルク領域と前記半導体層の第２表面との間に位置するドリフト領域とバルク領域とを含み、
前記バルク領域の第１部分と第２部分と第３部分とは、前記トレンチゲート構造の幅方向に沿って順に隣接し、
前記バルク領域の第１部分は、前記第１表面から前記第２表面に向かう方向に沿って前記ソース領域と前記ドリフト領域との間に位置し、前記バルク領域の第１部分と前記ソース領域は、いずれも前記トレンチゲート構造の第１側壁に隣接し、
前記バルク領域の第３部分は、前記トレンチのゲート構造の底面と前記第２表面との間に位置し、且つ前記トレンチゲート構造の少なくとも一部の底面と前記バルク領域の第３部分とは、前記第１表面から前記第２表面に向かう方向に沿って前記ドリフト領域によって分離され、
前記ソース領域と前記ドリフト領域は、第１導電タイプ、前記バルク領域は、第２導電タイプであり、前記第１導電タイプと前記第２導電タイプとは、反対である、半導体デバイス。
続きを表示（約 1,800 文字）【請求項２】
前記バルク領域の第１部分と第２部分は、２つの前記トレンチゲート構造の間に位置し、前記第１部分は、前記トレンチゲート構造の第１側壁に隣接し、前記第２部分は、前記トレンチゲート構造の第２側壁に近接し、前記第１側壁と前記第２側壁とは、対向し、前記第３部分と前記第２部分は、同じ前記トレンチゲート構造に近接し、
前記第２部分は、前記第２側壁に隣接し、又は、前記第２部分と前記第２側壁とは、前記ドリフト領域によって分離される、請求項１に記載の半導体デバイス。
【請求項３】
前記バルク領域の第２部分は、接続される第１サブ領域と第２サブ領域とを含み、
前記第１サブ領域は、前記バルク領域の第１部分に隣接し、前記第２サブ領域は、前記バルク領域の第３部分に隣接し、
前記バルク領域の第１部分の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第１距離であり、前記第１サブ領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第２距離であり、前記第２サブ領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第３距離であり、前記第３距離は、前記第２距離よりも大きく、前記第２距離は、前記第１距離よりも大きい、請求項２に記載の半導体デバイス。
【請求項４】
前記トレンチゲート構造の底面から前記第１表面までの距離は、第４距離であり、前記第２距離は、前記第４距離以上である、請求項３に記載の半導体デバイス。
【請求項５】
前記第２表面から前記第１表面に向かう方向に沿って、前記バルク領域の第３部分と前記トレンチゲート構造の底面とが前記ドリフト領域によって分離される距離は、第５距離であり、
前記第４距離と第５距離との和は、前記第２距離に等しい、請求項４に記載の半導体デバイス。
【請求項６】
前記バルク領域の第２部分と第３部分との前記第２表面の方向に向かうエッジは、接続される、請求項１～５のいずれか１項に記載の半導体デバイス。
【請求項７】
前記半導体層は、前記バルク領域の第１部分と前記ドリフト領域との間に位置するチャネルドレイン領域をさらに含み、それにより前記ソース領域と前記バルク領域の第１部分と前記チャネルドレイン領域とは、前記第１表面から前記第２表面に向かう方向に沿って順に隣接し且ついずれも前記トレンチゲート構造の第１側壁に隣接し、
前記チャネルドレイン領域は、それぞれ前記ドリフト領域、前記バルク領域の第１部分と第２部分に隣接し、且つ前記チャネルドレイン領域と前記バルク領域の第３部分とは、前記ドリフト領域によって分離され、
前記チャネルドレイン領域は、第１導電タイプである、請求項１～５のいずれか１項に記載の半導体デバイス。
【請求項８】
前記チャネルドレイン領域のドープ濃度は、前記ドリフト領域のドープ濃度よりも大きい、請求項７に記載の半導体デバイス。
【請求項９】
前記チャネルドレイン領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、前記トレンチゲート構造の底面から前記第１表面までの距離以下であり、又は
前記チャネルドレイン領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、前記トレンチゲート構造の底面から前記第１表面までの距離よりも大きく、且つ前記チャネルドレイン領域は、前記トレンチゲート構造の底面の一部に隣接する、請求項７に記載の半導体デバイス。
【請求項１０】
前記バルク領域の第２部分は、接続される第１サブ領域と第２サブ領域とを含み、
前記第１サブ領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第２距離であり、
前記第２サブ領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第３距離であり、
前記チャネルドレイン領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第６距離であり、
前記第６距離は、前記第２距離よりも大きく、前記第３距離は、前記第６距離よりも大きく、それにより前記チャネルドレイン領域と前記第２サブ領域とは、前記トレンチゲート構造の幅方向に沿って前記ドリフト領域によって分離される、請求項７に記載の半導体デバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体デバイスの技術分野、より具体的には、トレンチゲート構造を有する半導体デバイスに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
垂直トランジスタ構造は、平面トランジスタ構造と比較して、同じ面積でブロッキング電圧と導通抵抗との等化に有利である。ゲート誘電体層の信頼性は、垂直トランジスタ構造の重要指標のうちの１つであり、垂直トランジスタ構造は、トレンチを利用してゲート誘電体層を形成するため、トレンチの底部及びコーナーの近くにおいて、電界集中により電界強度が過大となり、ゲート誘電体層に損傷を与えやすい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
上記課題に鑑み、本開示の目的は、半導体デバイスを提供することであり、バルク領域の第３部分をトレンチゲート構造の底面の下方に設置し、且つトレンチゲート構造の少なくとも一部の底面と分離し、それによりトレンチの底部及びコーナーの近くの電界分布を調節する。
【課題を解決するための手段】
【０００４】
半導体層とトレンチゲート構造とを含み、前記半導体層が対向する第１表面と第２表面とを有し、前記トレンチゲート構造の少なくとも一部が前記半導体層の前記第１表面のトレンチに位置する本開示の実施例による半導体デバイスであって、
前記半導体層は、
前記第１表面から前記第２表面の方向に向かって延在するソース領域と、
ドリフト領域とバルク領域であって、少なくとも一部の前記ドリフト領域が前記ソース領域と前記半導体層の第２表面との間に位置するドリフト領域とバルク領域とを含み、
前記バルク領域の第１部分と第２部分と第３部分とは、前記トレンチゲート構造の幅方向に沿って順に隣接し、
前記バルク領域の第１部分は、前記第１表面から前記第２表面に向かう方向に沿って前記ソース領域と前記ドリフト領域との間に位置し、前記バルク領域の第１部分と前記ソース領域は、いずれも前記トレンチゲート構造の第１側壁に隣接し、
前記バルク領域の第３部分は、前記トレンチのゲート構造の底面と前記第２表面との間に位置し、且つ前記トレンチゲート構造の少なくとも一部の底面と前記バルク領域の第３部分とは、前記第１表面から前記第２表面に向かう方向に沿って前記ドリフト領域によって分離され、
前記ソース領域と前記ドリフト領域は、第１導電タイプ、前記バルク領域は、第２導電タイプであり、前記第１導電タイプと前記第２導電タイプとは、反対である。
【０００５】
選択的に、前記バルク領域の第１部分と第２部分は、２つの前記トレンチゲート構造の間に位置し、前記第１部分は、前記トレンチゲート構造の第１側壁に隣接し、前記第２部分は、前記トレンチゲート構造の第２側壁に近接し、前記第１側壁と前記第２側壁とは、対向し、前記第３部分と前記第２部分は、同じ前記トレンチゲート構造に近接し、
前記第２部分は、前記第２側壁に隣接し、又は、前記第２部分と前記第２側壁とは、前記ドリフト領域によって分離される。
【０００６】
選択的に、前記バルク領域の第２部分は、接続される第１サブ領域と第２サブ領域とを含み、
前記第１サブ領域は、前記バルク領域の第１部分に隣接し、前記第２サブ領域は、前記バルク領域の第３部分に隣接し、
前記バルク領域の第１部分の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第１距離であり、前記第１サブ領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第２距離であり、前記第２サブ領域の前記第２表面の方向に向かうエッジから前記第１表面までの距離は、第３距離であり、前記第３距離は、前記第２距離よりも大きく、前記第２距離は、前記第１距離よりも大きい。
【０００７】
選択的に、前記トレンチゲート構造の底面から前記第１表面までの距離は、第４距離であり、前記第２距離は、前記第４距離以上である。
【０００８】
選択的に、前記第２表面から前記第１表面に向かう方向に沿って、前記バルク領域の第３部分と前記トレンチゲート構造の底面とが前記ドリフト領域によって分離される距離は、第５距離であり、
前記第４距離と第５距離との和は、前記第２距離に等しい。
【０００９】
選択的に、前記バルク領域の第２部分と第３部分との前記第２表面の方向に向かうエッジは、接続される。
【００１０】
選択的に、前記半導体層は、前記バルク領域の第１部分と前記ドリフト領域との間に位置するチャネルドレイン領域をさらに含み、それにより前記ソース領域と前記バルク領域の第１部分と前記チャネルドレイン領域とは、前記第１表面から前記第２表面に向かう方向に沿って順に隣接し且ついずれも前記トレンチゲート構造の第１側壁に隣接し、
前記チャネルドレイン領域は、それぞれ前記ドリフト領域、前記バルク領域の第１部分と第２部分に隣接し、且つ前記チャネルドレイン領域と前記バルク領域の第３部分とは、前記ドリフト領域によって分離され、
前記チャネルドレイン領域は、第１導電タイプである。
（【００１１】以降は省略されています）

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