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公開番号2025163998
公報種別公開特許公報(A)
公開日2025-10-30
出願番号2024067697
出願日2024-04-18
発明の名称半導体装置及びその製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/67 20250101AFI20251023BHJP()
要約【課題】動作を安定化可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置1は、、シリコン基板と、BOX膜と、STI(Shallow Trench Isolation)13と、シリコン部分20と、ゲート電極30と、コンタクト41～44を有する。シリコン部分20においては、各部に不純物が導入されて、導電型がp型又はn型の半導体とされており、導電型がp-型のチャネル領域(部分21a、21b)と、導電型がp型のHalo領域(部分22a～22c)と、導電型がp+型のボディコンタクト領域23と、導電型がn型のソース領域24と、導電型がn型のドレイン領域25と、が設けられている。ゲート電極30においては、第1電極部分31と、第2電極部分32と、パッド部分33と、側壁35と、が設けられている。パッド部分33は、シリコン部分20の+Y方向側で、STI13の開口部13eの外部に配置されている。
【選択図】図1
特許請求の範囲【請求項１】
第１絶縁膜、前記第１絶縁膜上に配置された第２絶縁膜、及び、前記第１絶縁膜上に配置され前記第２絶縁膜によって囲まれた半導体部分を含む構造体上に、第１方向に延び前記半導体部分の直上域を横断する第１電極部分、及び、前記第１電極部分から前記第１方向に対して交差する第２方向に延出する第２電極部分を含む電極を形成する工程と、
前記電極をマスクとして、前記第１方向及び前記第２方向に直交した第３方向に対して傾斜した方向から不純物をイオン注入することにより、前記半導体部分における前記電極に覆われていない部分、及び、前記半導体部分における前記電極に覆われた部分のうち、前記電極に覆われていない部分に接した部分に、第１導電型の第１半導体部分を形成する工程と、
前記構造体上に、前記半導体部分における前記電極に覆われていない部分のうち、前記第２電極部分に覆われた部分に接した一部分を覆う第１マスクを形成する工程と、
前記第１マスク及び前記電極をマスクとして不純物をイオン注入することにより、前記第１半導体部分の一部に第２導電型の第２半導体部分を形成する工程と、
前記第１マスクを除去する工程と、
前記一部分に接続されるコンタクトを形成する工程と、
を備えた半導体装置の製造方法。
続きを表示（約 1,400 文字）【請求項２】
前記第１マスクを除去する工程の後、前記コンタクトを形成する工程の前に、
前記構造体上に、前記第２半導体部分を覆い、前記一部分を露出する第２マスクを形成する工程と、
前記第２マスク及び前記電極をマスクとして不純物をイオン注入することにより、前記一部分に、第１導電型であり、実効的な不純物濃度が前記第１半導体部分の実効的な不純物濃度よりも高い第３半導体部分を形成する工程と、
をさらに備えた請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３半導体部分は、前記第１半導体部分における前記第２電極部分の直下域に位置する部分に接し、前記第１半導体部分における前記第１電極部分の直下域に位置する部分から離れている請求項２に記載の半導体装置の製造方法。
【請求項４】
前記電極を形成する工程の後、前記第１半導体部分を形成する工程の前に、前記構造体上に、前記半導体部分を露出させる第３マスクを形成する工程をさらに備え、
前記第１半導体部分を形成する工程の後、前記第１マスクを形成する工程の前に、前記第３マスクを除去する工程をさらに備え、
前記第１半導体部分を形成する工程においては、前記第３マスクもマスクとして用いる請求項１に記載の半導体装置の製造方法。
【請求項５】
前記電極を形成する工程において、前記半導体部分は第１導電型である請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第２半導体部分は、前記第１半導体部分のうち前記第１電極部分の直下域に位置する部分によって２つの領域に区画される請求項１～５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記電極はゲート電極であり、前記２つの領域はソース領域とドレイン領域であり、前記第２電極部分は前記ソース領域側に配置される請求項６に記載の半導体装置の製造方法。
【請求項８】
第１絶縁膜と、
前記第１絶縁膜上に配置され、第１導電型であり、第１方向に延びる第１部分と、前記第１部分から前記第１方向と交差する第２方向に延びる第２部分と、を有する第１半導体部分と、
前記第１絶縁膜上に配置され、第２導電型であり、前記第１半導体部分に接し、前記第１半導体部分により２つの領域に区画された第２半導体部分と、
前記第１絶縁膜上に配置され、第１導電型であり、実効的な不純物濃度が前記第１半導体部分の実効的な不純物濃度よりも高く、前記第１半導体部分の前記第２部分に接し前記第１部分から離隔した第３半導体部分と、
前記第１絶縁膜上に配置され、上方から見て、前記第１半導体部分、前記第２半導体部分、及び、前記第３半導体部分を含む半導体部分を囲む第２絶縁膜と、
前記第１部分の直上域に配置された第１電極部分、及び、前記第２部分の直上域に配置された第２電極部分と、を有する電極と、
前記第３半導体部分に接続されたコンタクトと、
を備えた半導体装置。
【請求項９】
前記電極はゲート電極であり、前記２つの領域はソース領域とドレイン領域であり、前記第３半導体部分は前記ソース領域側に配置され、前記ソース領域に接する請求項８に記載の半導体装置。
【請求項１０】
前記第１導電型はｐ型であり、前記第２導電型はｎ型である請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
ロジック回路を構成する半導体装置においては、動作速度を向上させるために、ＳＯＩ（silicon On Insulator）基板にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）を形成する技術が知られている。しかしながら、ＳＯＩ基板に形成したＭＯＳＦＥＴは動作が安定しにくいという問題がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１３－６９９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、動作を安定化可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、第１絶縁膜、前記第１絶縁膜上に配置された第２絶縁膜、及び、前記第１絶縁膜上に配置され前記第２絶縁膜によって囲まれた半導体部分を含む構造体上に、第１方向に延び前記半導体部分の直上域を横断する第１電極部分、及び、前記第１電極部分から前記第１方向に対して交差する第２方向に延出する第２電極部分を含む電極を形成する工程と、前記電極をマスクとして、前記第１方向及び前記第２方向に直交した第３方向に対して傾斜した方向から不純物をイオン注入することにより、前記半導体部分における前記電極に覆われていない部分、及び、前記半導体部分における前記電極に覆われた部分のうち、前記電極に覆われていない部分に接した部分に、第１導電型の第１半導体部分を形成する工程と、前記構造体上に、前記半導体部分における前記電極に覆われていない部分のうち、前記第２電極部分に覆われた部分に接した一部分を覆う第１マスクを形成する工程と、前記第１マスク及び前記電極をマスクとして不純物をイオン注入することにより、前記第１半導体部分の一部に第２導電型の第２半導体部分を形成する工程と、前記第１マスクを除去する工程と、前記一部分に接続されるコンタクトを形成する工程と、を備える。
【０００６】
実施形態に係る半導体装置は、第１絶縁膜と、前記第１絶縁膜上に配置され、第１導電型であり、第１方向に延びる第１部分と、前記第１部分から前記第１方向と交差する第２方向に延びる第２部分と、を有する第１半導体部分と、前記第１絶縁膜上に配置され、第２導電型であり、前記第１半導体部分に接し、前記第１半導体部分により２つの領域に区画された第２半導体部分と、前記第１絶縁膜上に配置され、第１導電型であり、実効的な不純物濃度が前記第１半導体部分の実効的な不純物濃度よりも高く、前記第１半導体部分の前記第２部分に接し前記第１部分から離隔した第３半導体部分と、前記第１絶縁膜上に配置され、上方から見て、前記第１半導体部分、前記第２半導体部分、及び、前記第３半導体部分を含む半導体部分を囲む第２絶縁膜と、前記第１部分の直上域に配置された第１電極部分、及び、前記第２部分の直上域に配置された第２電極部分と、を有する電極と、前記第３半導体部分に接続されたコンタクトと、を備える。
【図面の簡単な説明】
【０００７】
図１は、実施形態に係る半導体装置を示す平面図である。
図２は、実施形態に係る半導体装置のシリコン部分及びＳＴＩを示す平面図である。
図３は、図１に示すＡ－Ａ’線による断面図である。
図４は、図１に示すＢ－Ｂ’線による断面図である。
図５は、実施形態に係る半導体装置の製造方法を示す平面図である。
図６は、図５に示すＡ－Ａ’線による断面図である。
図７は、図５に示すＢ－Ｂ’線による断面図である。
図８は、実施形態に係る半導体装置の製造方法を示す平面図である。
図９は、図８に示すＡ－Ａ’線による断面図である。
図１０は、図８に示すＢ－Ｂ’線による断面図である。
図１１は、実施形態に係る半導体装置の製造方法を示す平面図である。
図１２は、図１１に示すＡ－Ａ’線による断面図である。
図１３は、図１１に示すＢ－Ｂ’線による断面図である。
図１４は、実施形態に係る半導体装置の製造方法を示す平面図である。
図１５は、図１４に示すＡ－Ａ’線による断面図である。
図１６は、図１４に示すＢ－Ｂ’線による断面図である。
図１７は、比較例に係る半導体装置の製造方法を示す平面図である。
図１８は、図１７に示すＡ－Ａ’線による断面図である。
図１９は、図１７に示すＢ－Ｂ’線による断面図である。
【発明を実施するための形態】
【０００８】
＜実施形態＞
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、本実施形態に係る半導体装置のシリコン部分及びＳＴＩを示す平面図である。
図３は、図１に示すＡ－Ａ’線による断面図である。
図４は、図１に示すＢ－Ｂ’線による断面図である。
【０００９】
図１～図４に示すように、本実施形態に係る半導体装置１においては、シリコン基板１１と、ＢＯＸ膜１２と、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１３と、シリコン部分２０と、ゲート電極３０と、コンタクト４１～４４が設けられている。
【００１０】
シリコン基板１１は例えば半導体材料からなり、例えば、単結晶のシリコン（Ｓｉ）からなる。ＢＯＸ膜１２及びＳＴＩ１３は絶縁性材料からなり、例えば、酸化シリコン（ＳｉＯ
２
）からなる。シリコン部分２０は例えば半導体材料からなり、例えばシリコンからなる。ＢＯＸ膜１２はシリコン基板１１上に配置されている。ＳＴＩ１３及びシリコン部分２０は、ＢＯＸ膜１２上に配置されている。ゲート電極３０及びコンタクト４１～４４は、ＳＴＩ１３上及びシリコン部分２０上に配置されている。
（【００１１】以降は省略されています）

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