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公開番号2025109022
公報種別公開特許公報(A)
公開日2025-07-24
出願番号2024002666
出願日2024-01-11
発明の名称通信システム及びFPGA
出願人本田技研工業株式会社
代理人弁理士法人大島特許事務所
主分類H04L 12/42 20060101AFI20250716BHJP(電気通信技術)
要約【課題】データの高速通信処理と省配線とを両立する。
【解決手段】ネットワーク6を介して通信可能に接続された複数のノード(2)を有する通信システム1は、各ノードがFPGA7を備える。FPGA7の少なくとも1つは、CPU部8と、少なくとも1つのロジック部9とを備える。ロジック部9は、ネットワーク6からデータを受信し且つデータをネットワーク6に送信するように構成された通信ロジック部9Bを含む。通信ロジック部9Bは、選択的にCPU部8を介さずにデータをネットワーク6に送信し、選択的にデータをCPU部8に送出するように構成されている。
【選択図】図4
特許請求の範囲【請求項１】
ネットワークを介して通信可能に接続された複数のノードを有する通信システムであって、
各ノードがＦＰＧＡを備え、前記ＦＰＧＡの少なくとも１つが、ＣＰＵ部と、少なくとも１つのロジック部とを備え、前記ロジック部が、前記ネットワークからデータを受信し且つデータを前記ネットワークに送信するように構成された通信ロジック部を含み、
前記通信ロジック部は、選択的に前記ＣＰＵ部を介さずにデータを前記ネットワークに送信し、選択的にデータを前記ＣＰＵ部に送出するように構成されている、通信システム。
続きを表示（約 770 文字）【請求項２】
前記通信ロジック部は、非周期的に生成されるデータを、前記ＣＰＵ部を介して前記ネットワークに送信するように構成されている、請求項１に記載の通信システム。
【請求項３】
前記通信ロジック部は、周期的に生成されるデータを、前記ＣＰＵ部を介さずに前記ネットワークに送信するように構成されている、請求項１に記載の通信システム。
【請求項４】
前記ノードが、マスターノードと、複数のスレーブノードとを含み、
前記マスターノードの前記ＦＰＧＡが前記通信ロジック部を含む、請求項１～３のいずれか１項に記載の通信システム。
【請求項５】
前記ＦＰＧＡの少なくとも１つが、複数の前記ロジック部を備え、
前記通信ロジック部が、選択的に前記ＣＰＵ部を介さずに前記ロジック部の他の１つと通信するように構成されている、請求項１～３のいずれか１項に記載の通信システム。
【請求項６】
ＣＰＵ部と複数のロジック部とを備えるＦＰＧＡであって、
前記ロジック部が、ネットワークからデータを受信し且つ前記ネットワークにデータを送信可能な通信ロジック部を含み、
前記通信ロジック部と、前記ロジック部の他の１つとが、選択的に前記ＣＰＵ部を介さずに通信するように構成されている、ＦＰＧＡ。
【請求項７】
前記通信ロジック部は、非周期的に生成されるデータを、前記ＣＰＵ部を介して前記ロジック部の他の１つと通信するように構成されている、請求項６に記載のＦＰＧＡ。
【請求項８】
前記通信ロジック部は、周期的に生成されるデータを、前記ＣＰＵ部を介さずに前記ロジック部の他の１つと通信するように構成されている、請求項６又は７に記載のＦＰＧＡ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、通信システム及びＦＰＧＡ（ｆｉｌｄ－ｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ：集積回路）に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
従来、マスターノードと、マスターノードによって制御される複数のスレーブノードとを備え、マスターノードと各スレーブノードとの間でデータ通信を行う通信システムが知られている（例えば、特許文献１、２）。
【０００３】
特許文献１の通信システムでは、各ノードが２線式のバスによって他のノードと接続され、各スレーブノードは、１つ以上の周辺デバイスに通信可能に連結され、周辺デバイスからデータを読み出し、且つ／又はそれにデータを書き込むように構成される。各ノードは、制御回路を含むノード送受信部を備え、ノード送受信部の送受信動作は制御回路によって制御される。
【０００４】
特許文献２の通信システムでは、各ノード（制御部（マスター）、スライダ部（第１スレーブ）、ヘッド部（第２スレーブ））がイーサネットの通信規格に準拠したＬＡＮケーブルによって他のノードと接続されている。各スレーブノードはＣＰＵを有し、ＣＰＵはスレーブノードに取り付けられた各種素子において入出力される信号の処理を実行する。
【先行技術文献】
【特許文献】
【０００５】
特開２０２０－０１０３９５号公報
特開２０１７－１６９０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記の従来技術では、マスターノードやスレーブノードにおけるデータや信号の送受信処理が制御回路やＣＰＵによって行われている。そのため、データの通信処理に要する時間が長く、短周期でデータの通信を行うことができない。短周期で通信したい所定のデータの送受信を処理するために、ＣＰＵを備えない基板を別途用意し、通常の周期のデータ通信を行う通信線とは別に、より短い周期でデータ通信を行うための専用の通信線を設けることが考えられる。これにより、所定のデータについて、送受信の処理を短縮して短周期で通信することが可能になる。しかし、そのような構成にすると、基板や通信線が増えるため、小型ロボットのように筐体内の配線スペースが小さいデバイスに通信システムを適用することが難しくなる。
【０００７】
本発明は、以上の背景に鑑み、データの高速通信処理と省配線とを両立できる通信システム及びＦＰＧＡを提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明のある態様は、ネットワーク（６）を介して通信可能に接続された複数のノード（２）を有する通信システム（１）であって、各ノードがＦＰＧＡ（７）を備え、前記ＦＰＧＡの少なくとも１つが、ＣＰＵ部（８）と、少なくとも１つのロジック部（９）とを備え、前記ロジック部が、前記ネットワークからデータを受信し且つデータを前記ネットワークに送信するように構成された通信ロジック部（９Ｂ）を含み、前記通信ロジック部は、選択的に前記ＣＰＵ部を介さずにデータを前記ネットワークに送信し、選択的にデータを前記ＣＰＵ部に送出するように構成されている。
【０００９】
この態様によれば、通信ロジック部が選択的にＣＰＵ部を介さずにデータをネットワークに送信するため、データの送受信処理に要する時間が短くなり、データの高速通信処理が可能になる。また、データの高速通信処理が可能になるため、高速通信用の専用線を別途設ける必要がなく、省配線が可能である。
【００１０】
上記の態様の通信システムにおいて、前記通信ロジック部は、非周期的に生成されるデータを、前記ＣＰＵ部を介して前記ネットワークに送信するように構成されていると良い。
（【００１１】以降は省略されています）

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