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公開番号2025093860
公報種別公開特許公報(A)
公開日2025-06-24
出願番号2024185783
出願日2024-10-22
発明の名称保護回路及び当該保護回路を備えた半導体装置
出願人エイブリック株式会社
代理人
主分類H03K 19/003 20060101AFI20250617BHJP(基本電子回路)
要約【課題】逆極性の電源電圧の印加から保護対象を保護可能な保護回路等を提供する。
【解決手段】基板領域510と、隔壁領域531と、ウェル領域541を含むトリプルウェル構造を少なくとも一部に有する半導体基板50に形成され、定常状態と逆極性の電源電圧の印加から被保護回路を保護する保護回路20Aであって、前記被保護回路は、ノイズ発生源を含み、VDD端子とGND端子2との間に保護回路20Aを介してGND端子2と接続される。保護回路20Aは、第1回路との節点と接続されるソース及びバックゲートを含む第1保護トランジスタ(以下、Tr)と、前記第1回路と非接続のまま前記第2回路と接続される節点と接続されるソース及びバックゲートを含む第2保護Trとを有する。基板領域510内の隔壁領域又は基板領域510は、当該隔壁領域内のウェル領域に形成される保護TrのドレインDと接続される。
【選択図】図2
特許請求の範囲【請求項１】
第１の導電型の基板領域と、前記基板領域に形成され、少なくとも一部に第２の導電型の半導体領域を含む隔壁領域と、前記隔壁領域に囲まれた内部に形成される第１の導電型のウェル領域を含むトリプルウェル構造を少なくとも一部に有する半導体基板に形成され、定常状態と逆極性の電源電圧の印加から被保護回路を保護する保護回路であって、
前記被保護回路は、ノイズ発生源を含み、第１の電源端子と第２の電源端子との間であって、前記保護回路を介して前記第２の電源端子と接続される第１の回路と、前記第１の電源端子と前記第２の電源端子との間に、前記保護回路を介して前記第１の回路と並列に接続される第２の回路と、を有する一方、
前記保護回路は、前記第２の電源端子に接続されるドレインと、第１の制御電圧の供給を受けるゲートと、前記第１の回路と接続されるソース及びバックゲートと、を含む第１の保護トランジスタと、
前記第１の保護トランジスタのドレインと接続されるドレインと、第２の制御電圧の供給を受けるゲートと、前記第１の保護トランジスタのソース及びバックゲートと前記第１の回路との接続点と非接続、かつ前記第２の回路と接続されるソース及びバックゲートと、を含む第２の保護トランジスタと、を有し、
前記第１の保護トランジスタ及び前記第２の保護トランジスタの少なくとも一方は、前記ウェル領域に形成され、
前記ウェル領域に形成される保護トランジスタのドレインは、当該ウェル領域を囲う前記隔壁領域に含まれる前記半導体領域及び前記基板領域の何れか一方に接続されることを特徴とする保護回路。
続きを表示（約 2,100 文字）【請求項２】
前記ウェル領域に形成される保護トランジスタのドレインは、前記基板領域に接続され、さらに、前記第２の電源端子と接続される一方、
前記保護トランジスタが形成されたウェル領域を囲う前記隔壁領域は、何れの端子にも接続されないフローティングである請求項１に記載の保護回路。
【請求項３】
前記ウェル領域に形成された保護トランジスタのドレインは、当該前記ウェル領域を囲う前記隔壁領域と接続され、さらに、前記第２の電源端子と接続される請求項１に記載の保護回路。
【請求項４】
前記保護回路は、前記第２の保護トランジスタのゲートと前記第１の保護トランジスタのゲートとが接続されて形成される共通のノードを有する請求項１から３の何れか一項に記載の保護回路。
【請求項５】
前記１個の所定電圧を前記第１の制御電圧及び前記第２の制御電圧として出力する出力端子を有し、前記第１の電源端子と、前記第２の保護トランジスタのソース及びバックゲートと前記第２の回路との接続点との間に接続されるゲート電圧制御回路をさらに備える請求項４に記載の保護回路。
【請求項６】
前記第１の電源端子と、前記第２の保護トランジスタのソース及びバックゲートと前記第２の回路との接続点との間に接続されるゲート電圧制御回路をさらに備え、
前記ゲート電圧制御回路は、前記第１の制御電圧を出力する第１の出力端子及び前記第２の制御電圧を出力する第２の出力端子を有する請求項１から３の何れか一項に記載の保護回路。
【請求項７】
前記第１の制御電圧及び前記第２の制御電圧を出力するゲート電圧制御回路をさらに備え、
前記ゲート電圧制御回路は、前記第１の電源端子と前記第１の保護トランジスタのソース及びバックゲートと前記第１の回路との接続点との間に設けられ、前記第１の制御電圧を出力する第１の出力端子と、
前記第１の電源端子と前記第２の保護トランジスタのソース及びバックゲートと前記第２の回路との接続点との間に設けられ、前記第２の制御電圧を出力する第２の出力端子と、
を有する請求項１から３の何れか一項に記載の保護回路。
【請求項８】
第１の導電型の基板領域と、前記基板領域に形成され、少なくとも一部に第２の導電型の半導体領域を含む隔壁領域と、前記隔壁領域に囲まれた内部に形成される第１の導電型のウェル領域を含むトリプルウェル構造を少なくとも一部に有する半導体基板に形成される半導体集積回路を備え、
前記半導体集積回路は、接続される被保護回路を定常状態と逆極性の電源電圧の印加から保護する保護回路を備え、
前記被保護回路は、ノイズ発生源を含み、第１の電源端子と第２の電源端子との間であって、前記保護回路を介して前記第２の電源端子と接続される第１の回路と、前記第１の電源端子と前記第２の電源端子との間に、前記保護回路を介して前記第１の回路と並列に接続される第２の回路と、を有する一方、
前記保護回路は、前記第２の電源端子に接続されるドレインと、第１の制御電圧の供給を受けるゲートと、前記第１の回路と接続されるソース及びバックゲートと、を含む第１の保護トランジスタと、
前記第１の保護トランジスタのドレインと接続されるドレインと、第２の制御電圧の供給を受けるゲートと、前記第１の保護トランジスタのソース及びバックゲートと前記第１の回路との接続点と非接続、かつ前記第２の回路と接続されるソース及びバックゲートと、を含む第２の保護トランジスタと、を有し、
前記第１の保護トランジスタ及び前記第２の保護トランジスタの少なくとも一方は、前記ウェル領域に形成され、
前記ウェル領域に形成される保護トランジスタのドレインは、当該ウェル領域を囲う前記隔壁領域に含まれる前記半導体領域及び前記基板領域の何れか一方に接続されることを特徴とする半導体装置。
【請求項９】
前記半導体集積回路は、前記第１の電源端子と、前記第２の保護トランジスタのソース及びバックゲートと前記第２の回路との接続点との間に接続されるゲート電圧制御回路をさらに備え、
前記ゲート電圧制御回路は、前記第１の制御電圧及び前記第２の制御電圧のうち、少なくとも一方の制御電圧を出力する出力端子を有する請求項８に記載の半導体装置。
【請求項１０】
前記半導体集積回路は、前記第１の制御電圧及び前記第２の制御電圧を出力するゲート電圧制御回路をさらに備え、
前記ゲート電圧制御回路は、前記第１の電源端子と前記第１の保護トランジスタのソース及びバックゲートと前記第１の回路との接続点との間に設けられ、前記第１の制御電圧を出力する第１の出力端子と、
前記第１の電源端子と前記第２の保護トランジスタのソース及びバックゲートと前記第２の回路との接続点との間に設けられ、前記第２の制御電圧を出力する第２の出力端子と、
を有する請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、保護回路及び当該保護回路を備えた半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
半導体装置に電源供給する電源装置（例えば、二次電池等）は、コネクタの逆接続やノイズ等によって、定常状態で印加する極性に対して逆の極性（以下、単に「逆極性」とする）の電源電圧を印加してしまうことが起こり得る。一般的な半導体装置は、逆極性の電源電圧に対して順方向バイアスされる寄生ダイオードを含んで構成されている。このため、逆極性の電源電圧の印加を考慮していない半導体装置に逆極性の電源電圧が印加されると、寄生ダイオードを通して過大な順方向電流が流れてしまい、当該半導体装置を構成する素子が損傷し得る。このような逆極性の電源電圧の印加に起因する素子の損傷を防止する観点から、集積回路を保護する技術が開示されている（例えば、特許文献１参照）。
【０００３】
特許文献１に開示される技術を適用した保護回路は、電源電圧ＶＣＣ（≠０Ｖ）を供給するＶＣＣ端子と抵抗を介して接続されるベースと、保護される内部回路（以下、「保護対象」又は「被保護回路」とする）と接続されるコレクタと、０Ｖの電源電圧を供給するＧＮＤ端子と接続されるエミッタとを含むＮＰＮバイポーラトランジスタを有している。
【０００４】
逆極性の電源電圧が印加されていない状態、すなわち電源電圧ＶＣＣが正の電圧（ＶＣＣ＞０）である定常状態では、電源電圧ＶＣＣがＮＰＮバイポーラトランジスタのベース－エミッタ間ダイオードの順方向電圧Ｖｆよりも十分に高ければ、電流駆動力が高まりコレクタ－エミッタ間電圧は略０Ｖとみなすことができる。したがって、定常時では、内部回路は、直接ＧＮＤ端子と接続されているとみなすことができる。
【０００５】
一方、逆極性の電源電圧が印加されている状態、すなわち電源電圧ＶＣＣが負の電圧（ＶＣＣ＜０）である電源逆接続状態では、ベース電圧が電源電圧ＶＣＣに追従してベース電流が流れなくなる。このため、保護回路が有するＮＰＮバイポーラトランジスタはカットオフ状態となり、コレクタ電流が遮断される。コレクタ電流の遮断によって、内部回路が直接ＧＮＤ端子と接続された際に素子の損傷の原因となる寄生ダイオードを通した過大な順方向電流を遮断することができ、ひいては、逆極性の電源電圧の印加に起因する素子の損傷から保護対象を保護することができる。
【先行技術文献】
【特許文献】
【０００６】
特開平１０－２８９９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示される技術を適用した従来の保護回路及び当該保護回路を備える半導体装置において、保護対象となる回路構成によっては、保護対象に好ましくない影響を及ぼし得る点で改善の余地がある。例えば、保護対象となる回路が、内部回路に直流電圧や連続的な信号を扱うアナログ回路と、スイッチ動作に伴って大きな電流が流れるスイッチング電源やチャージポンプや離散的な信号を扱うデジタル回路とが混在する回路の場合、定常状態においてデジタル回路やＤＣＤＣコンバータからＮＰＮバイポーラトランジスタに流れる電流によってコレクタ電圧の変動が生じる。コレクタ電圧の変動は、アナログ回路のノイズとなって当該アナログ回路の信号処理に好ましくない影響を及ぼす。
【０００８】
アナログ回路のノイズを低減するために、保護回路が有するＮＰＮバイポーラトランジスタを、より高い電流駆動力を有するＮＰＮバイポーラトランジスタに変更することもできるが、バイポーラトランジスタの面積は、電流駆動力が大きいほど大きくなる傾向がある。したがって、高い電流駆動力を有するＮＰＮバイポーラトランジスタの適用は、保護回路の面積、ひいてはコスト増加を招いてしまう。
【０００９】
本発明は、上述した事情を考慮してなされたものであり、コスト増加及び保護対象への好ましくない影響を抑えつつ、逆極性の電源電圧の印加から保護対象を保護可能な保護回路及び当該保護回路を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の実施形態に係る保護回路は、第１の導電型の基板領域と、前記基板領域に形成され、少なくとも一部に第２の導電型の半導体領域を含む隔壁領域と、前記隔壁領域に囲まれた内部に形成される第１の導電型のウェル領域を含むトリプルウェル構造を少なくとも一部に有する半導体基板に形成され、定常状態と逆極性の電源電圧の印加から被保護回路を保護する保護回路であって、前記被保護回路は、ノイズ発生源を含み、第１の電源端子と第２の電源端子との間であって、前記保護回路を介して前記第２の電源端子と接続される第１の回路と、前記第１の電源端子と前記第２の電源端子との間に、前記保護回路を介して前記第１の回路と並列に接続される第２の回路と、を有する一方、前記保護回路は、前記第２の電源端子に接続されるドレインと、第１の制御電圧の供給を受けるゲートと、前記第１の回路と接続されるソース及びバックゲートと、を含む第１の保護トランジスタと、前記第１の保護トランジスタのドレインと接続されるドレインと、第２の制御電圧の供給を受けるゲートと、前記第１の保護トランジスタのソース及びバックゲートと前記第１の回路との接続点と非接続、かつ前記第２の回路と接続されるソース及びバックゲートと、を含む第２の保護トランジスタと、を有し、前記第１の保護トランジスタ及び前記第２の保護トランジスタの少なくとも一方は、前記ウェル領域に形成され、前記ウェル領域に形成される保護トランジスタのドレインは、当該ウェル領域を囲う前記隔壁領域に含まれる前記半導体領域及び前記基板領域の何れか一方に接続されることを特徴とする。
本発明の実施形態に係る半導体装置は、上記保護回路を備えている。
【発明の効果】
（【００１１】以降は省略されています）

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