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公開番号2025091566
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2023206855
出願日2023-12-07
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H03K 19/21 20060101AFI20250612BHJP(基本電子回路)
要約【課題】占有面積の増大を抑制する半導体装置を提供する。
【解決手段】単位論理回路LG_Aは、第1橋子T1と、第2端子T2と、ゲート端子Gとを備え、第1入力回路からの第1信号が第1端子T1に供給され、第1入力回路からの第2信号がゲート端子Gに供給されるN型MOSトランジスタN2と、第1端子T1と、第2端子T2と、ゲート端子Gとを備え、第2信号が第1端子T1に供給され、第1信号がゲート端子Gに供給されるN型MOSトランジスタN1と、N型MOSトランジスタN2とN型MOSトランジスタN1の第2端子T2が接続された入力端子を備えるインバータ回路IV1と、インバータ回路IV1の入力端子と電源電圧VDDとの間に接続され、ゲート端子に供給されるトリガ信号TRGに応答して、インバータ回路IV1の入力端子を電源電圧VDDに基づいた電圧でプリチャージするP型MOSトランジスタP1とを備える。
【選択図】図5
特許請求の範囲【請求項１】
複数の回路ブロックが形成された半導体チップを備える半導体装置であって、
前記複数の回路ブロックは、
メモリと、
信号を出力する第１入力回路と、
複数の論理回路を備え、前記第１入力回路からの信号を処理する第１処理回路と、
前記第１処理回路の出力を、前記メモリに供給する第１出力回路と、
を備え、
前記複数の論理回路のそれぞれは、
第1端子と、第２端子と、前記第１端子と前記第２端子との間の導通を制御する第１ゲート端子とを備え、前記第１入力回路からの第1信号が前記第1端子に供給され、前記第１入力回路からの第２信号が前記第１ゲート端子に供給される第１Ｎ型ＭＯＳトランジスタと、
第３端子と、第４端子と、前記第３端子と前記第４端子との間の導通を制御する第２ゲート端子とを備え、前記第２信号が前記第３端子に供給され、前記第1信号が前記第２ゲート端子に供給される第２Ｎ型ＭＯＳトランジスタと、
前記第１Ｎ型ＭＯＳトランジスタの第２端子と、前記第２Ｎ型ＭＯＳトランジスタの第４端子とが接続された入力端子を備える出力ドライバと、
前記出力ドライバの入力端子と所定の電圧との間に接続され、ゲート端子に供給される第１トリガ信号に応答して、前記出力ドライバの入力端子を前記所定の電圧に基づいた電圧でプリチャージする第１Ｐ型ＭＯＳトランジスタと、
を備え、
前記論理回路の出力ドライバは、前記第１トリガ信号によってプリチャージされた後、前記第１信号と前記第２信号の論理演算の結果に従った信号を出力する、
半導体装置。
続きを表示（約 2,700 文字）【請求項２】
請求項１に記載の半導体装置において、
前記複数の論理回路は、第１論理回路、第２論理回路および第３論理回路を含み、
前記第２論理回路の出力が、前記第１信号として、前記第１論理回路の第１端子および前記第１論理回路の第２ゲート端子に供給され、前記第３論理回路の出力が、前記第２信号として、前記第１論理回路の第３端子および前記第１論理回路の第１ゲート端子に供給される、
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１出力回路からの信号が、前記メモリに書き込まれている期間において、前記第１論理回路、前記第２論理回路および前記第３論理回路における前記出力ドライバは、前記第１トリガ信号によって、プリチャージされる、
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数の回路ブロックは、
前記メモリおよび前記第１入力回路に信号を供給する前段回路と、
前記前段回路と前記第１処理回路とに接続され、前記前段回路の処理に従ってタイミング信号を出力する第１制御回路と、
をさらに、備え、
前記第１制御回路から出力されるタイミング信号が、前記第１トリガ信号として、前記第１論理回路における第１Ｐ型ＭＯＳトランジスタのゲート端子に供給される、
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１制御回路から出力されるタイミング信号は、前記第１トリガ信号として、前記第２論理回路および前記第３論理回路における第１Ｐ型ＭＯＳトランジスタのゲート端子に供給される、
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１制御回路から出力されるタイミング信号は、前記第１入力回路および前記第１出力回路に供給され、前記第１入力回路および前記第１出力回路は、前記タイミング信号に従って動作する、
半導体装置。
【請求項７】
請求項３に記載の半導体装置において、
前記複数の回路ブロックは、
前記メモリから信号が供給される第２入力回路と、
複数の論理回路を備え、前記第２入力回路からの信号を処理する第２処理回路と、
前記第２処理回路からの信号が供給される第２出力回路と、
を備え、
前記第２処理回路における前記複数の論理回路のそれぞれは、
第５端子と、第６端子と、前記第５端子と前記第６端子との間の導通を制御する第３ゲート端子とを備え、前記第２入力回路からの第1信号が前記第５端子に供給され、前記第２入力回路からの第２信号が前記第３ゲート端子に供給される第３Ｎ型ＭＯＳトランジスタと、
第７端子と、第８端子と、前記第７端子と前記第８端子との間の導通を制御する第４ゲート端子とを備え、前記第２入力回路からの第２信号が前記第７端子に供給され、前記第２入力回路からの第1信号が前記第４ゲート端子に供給される第４Ｎ型ＭＯＳトランジスタと、
前記第３Ｎ型ＭＯＳトランジスタの第６端子と、前記第４Ｎ型ＭＯＳトランジスタの第８端子とが接続された入力端子を備える出力ドライバと、
前記出力ドライバの入力端子と所定の電圧との間に接続され、ゲート端子に供給される第２トリガ信号に応答して、前記出力ドライバの入力端子を前記所定の電圧に基づいた電圧でプリチャージする第２Ｐ型ＭＯＳトランジスタと、
を備え、
前記第２処理回路における前記論理回路の出力ドライバは、前記第２トリガ信号によってプリチャージされた後、前記第１信号と前記第２信号の論理演算の結果に従った信号を出力する、
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記複数の回路ブロックは、前記メモリに接続され、前記メモリにおける読み出し動作に従ってタイミング信号を出力する第２制御回路をさらに、備え、
前記第２制御回路から出力されるタイミング信号が、前記第２トリガ信号として、前記第２処理回路の前記論理回路における第２Ｐ型ＭＯＳトランジスタのゲート端子に供給される、
半導体装置。
【請求項９】
複数の回路ブロックが形成された半導体チップを備える半導体装置であって、
前記複数の回路ブロックは、
メモリと、
前記メモリから信号が供給される入力回路と、
複数の論理回路を備え、前記入力回路からの信号を処理する処理回路と、
前記処理回路からの信号が供給される出力回路と、
を備え、
前記複数の論理回路のそれぞれは、
第1端子と、第２端子と、前記第１端子と前記第２端子との間の導通を制御する第１ゲート端子とを備え、前記入力回路からの第1信号が前記第1端子に供給され、前記入力回路からの第２信号が前記第１ゲート端子に供給される第１Ｎ型ＭＯＳトランジスタと、
第３端子と、第４端子と、前記第３端子と前記第４端子との間の導通を制御する第２ゲート端子とを備え、前記第２信号が前記第３端子に供給され、前記第1信号が前記第２ゲート端子に供給される第２Ｎ型ＭＯＳトランジスタと、
前記第１Ｎ型ＭＯＳトランジスタの第２端子と、前記第２Ｎ型ＭＯＳトランジスタの第４端子とが接続された入力端子を備える出力ドライバと、
前記出力ドライバの入力端子と所定の電圧との間に接続され、ゲート端子に供給されるトリガ信号に応答して、前記出力ドライバの入力端子を前記所定の電圧に基づいた電圧でプリチャージするＰ型ＭＯＳトランジスタと、
を備え、
前記論理回路の出力ドライバは、前記トリガ信号によってプリチャージされた後、前記第１信号と前記第２信号の論理演算の結果に従った信号を出力する、
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記複数の論理回路は、第１論理回路、第２論理回路および第３論理回路を含み、
前記第２論理回路の出力が、前記第１信号として、前記第１論理回路の第１端子および前記第１論理回路の第２ゲート端子に供給され、前記第３論理回路の出力が、前記第２信号として、前記第１論理回路の第３端子および前記第１論理回路の第１ゲート端子に供給される、
半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば排他的論理和回路（以下、ＸＯＲ回路とも称する）を備えた半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
半導体装置は、高集積化がますます進んでいる。高集積化が進むことにより、α線のような放射線に起因するソフトエラーの発生する確率が高くなる。例えば、半導体装置が、メモリを備えている場合、メモリに格納されているデータが、ソフトエラーによって変化（破壊）し、格納データの信頼性が低下することが危惧される。
【０００３】
格納データの信頼性を向上させるために、半導体装置にＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔｉｎｇＣｏｄｅ）回路を設けることが行われる。この場合、ＥＣＣ回路によって、格納データの破壊を検知し、更には破壊データを訂正して、格納データの信頼性を向上させることができる。
【先行技術文献】
【特許文献】
【０００４】
特開２００６－１４１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＥＣＣ回路は、多くのＸＯＲ回路によって構成される。ＸＯＲ回路の一例が、特許文献１の図７に示されている。特許文献１では、２入力ＸＯＲ回路（図７では、例えば論理ユニット２０）が、出力端子（ノードＮ０）と電源電圧（ＶＣＣ）との間に、並列接続された２個のＰチャンネル型直列回路と、出力端子（Ｎ０）と接地電圧（ＧＮＤ）との間に、並列接続された２個のＮチャンネル型直列回路とによって構成されている。
【０００６】
ここで、２個のＰチャンネル型直列回路のそれぞれは、入力信号がゲート電極に供給され、ソース・ドレイン経路が直列接続された２個のＰチャンネル型電界効果型トランジスタ（以下、ＰＭＯＳＦＥＴあるいはＰ型ＭＯＳトランジスタとも称する）で構成されている。２個のＮチャンネル型直列回路のそれぞれも、同様に、入力信号がゲート電極に供給され、ソース・ドレイン経路が直列接続された２個のＮチャンネル型電界効果型トランジスタ（以下、ＮＭＯＳＦＥＴあるいはＮ型ＭＯＳトランジスタとも称する）で構成されている。なお、本明細書では、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを総称して述べる場合、単にＭＯＳＦＥＴあるいはＭＯＳトランジスタとも称する。
【０００７】
ＸＯＲ回路の２入力の論理値が一致する場合には、２個のＮチャンネル型直列回路のいずれかが導通状態となり、不一致の場合には、２個のＰチャンネル型直列回路のいずれかが導通状態となる。これにより、２入力の排他的論理和が実現されている。
【０００８】
しかしながら、２入力ＸＯＲ回路を実現するのに、８個のＭＯＳトランジスタが必要となる。また、特許文献１の図７に示されているように、ＸＯＲ回路（２０）の入力を生成するのに、２個のインバータ回路が必要とされる。１個のインバータ回路は例えば２個のＭＯＳトランジスタで実現することが可能であるため、４個のＭＯＳトランジスタが、更に必要となる。その結果、２入力ＸＯＲ回路を実現するのに、１２個のＭＯＳトランジスタが必要となり、ＥＣＣ回路の占有面積が大きくなるという課題がある。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、一実施の形態に係る半導体装置は、複数の回路ブロックが形成された半導体チップを備えている。
（【００１１】以降は省略されています）

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