特許ウォッチ

公開番号2025079976
公報種別公開特許公報(A)
公開日2025-05-23
出願番号2023192898
出願日2023-11-13
発明の名称半導体装置
出願人株式会社ソシオネクスト
代理人個人,個人
主分類H01L 25/04 20230101AFI20250516BHJP(基本的電気素子)
要約【課題】シリコンインターポーザ上に搭載される複数の半導体チップを、チップ面積を増大させることなくESD電流から保護する。
【解決手段】半導体装置は、基板と、基板上に設けられた複数の半導体チップとを有する。複数の半導体チップの各々は、複数種のチップ電源線と、複数種のチップ電源線に接続された回路とを有する。半導体チップの回路から出力される信号は、他の半導体チップの回路に入力される。基板は、複数の半導体チップの複数のチップ電源線にそれぞれ接続される複数の基板電源線と、複数種の基板電源線に各々が接続される複数の基板クランプ回路とを有する。
【選択図】図2
特許請求の範囲【請求項１】
基板と、
前記基板に設けられた第１の基板電源線、前記第１の基板電源線とは異なる電圧が供給される第２の基板電源線、及び前記第１の基板電源線とは異なる電圧が供給される第３の基板電源線と、
前記基板に設けられ、前記第１の基板電源線と前記第２の基板電源線との間に配置された第１の基板クランプ回路と、
前記基板に設けられ、前記第１の基板電源線と前記第３の基板電源線との間に配置された第２の基板クランプ回路と、
前記基板上に設けられた第１の半導体チップ及び第２の半導体チップと、
前記第１の半導体チップに設けられ、前記第１の基板電源線に電気的に接続される第１のチップ電源線と、
前記第１の半導体チップに設けられ、前記第２の基板電源線に電気的に接続される第２のチップ電源線と、
前記第１の半導体チップに設けられ、前記第１のチップ電源線と前記第２のチップ電源線との間に配置された第１の回路と、
前記第２の半導体チップに設けられ、前記第１の基板電源線に電気的に接続される第３のチップ電源線と、
前記第２の半導体チップに設けられ、前記第３の基板電源線に電気的に接続される第４のチップ電源線と、
前記第２の半導体チップに設けられ、前記第３のチップ電源線と前記第４のチップ電源線との間に配置された第２の回路と、を有し、
前記第１の回路から出力される信号が前記第２の回路に入力される半導体装置。
続きを表示（約 2,100 文字）【請求項２】
前記第１の半導体チップに設けられ、前記第１のチップ電源線と前記第２のチップ電源線との間に配置された第１のチップクランプ回路と、
前記第２の半導体チップに設けられ、前記第３のチップ電源線と前記第４のチップ電源線との間に配置された第２のチップクランプ回路と、を有する
請求項１に記載の半導体装置。
【請求項３】
前記第１の基板クランプ回路、前記第２の基板クランプ回路、前記第１のチップクランプ回路及び前記第２のチップクランプ回路は、過電圧の発生時に電流を流す素子を有し、
前記第１のチップクランプ回路及び前記第２のチップクランプ回路の前記素子のサイズは、前記第１の基板クランプ回路及び前記第２の基板クランプ回路の前記素子のサイズより小さい
請求項２に記載の半導体装置。
【請求項４】
前記第１の基板クランプ回路、前記第２の基板クランプ回路、前記第１のチップクランプ回路及び前記第２のチップクランプ回路は、さらに、抵抗及びキャパシタを含むＲＣ時定数回路を含み、
前記第１のチップクランプ回路及び前記第２のチップクランプ回路のＲＣ時定数は、前記第１の基板クランプ回路及び前記第２の基板クランプ回路の前記ＲＣ時定数より小さい
請求項３に記載の半導体装置。
【請求項５】
前記基板に設けられた第１の双方向ダイオードを有し、
前記第１の基板電源線は、前記第１の双方向ダイオードを介して電気的に接続された第４の基板電源線及び第５の基板電源線を含み、
前記第１のチップ電源線は、前記第４の基板電源線に電気的に接続され、
前記第３のチップ電源線は、前記第５の基板電源線に電気的に接続される
請求項１に記載の半導体装置。
【請求項６】
前記第１の基板クランプ回路は、前記第４の基板電源線と前記第２の基板電源線との間に配置され、
前記第２の基板クランプ回路は、前記第５の基板電源線と前記第３の基板電源線との間に配置される
請求項５に記載の半導体装置。
【請求項７】
前記基板に設けられ、前記第１の基板電源線とは異なる電圧が供給される第６の基板電源線と、
前記基板上に設けられた第３の半導体チップと、
前記第３の半導体チップに設けられ、前記第５の基板電源線に電気的に接続される第５のチップ電源線と、
前記第３の半導体チップに設けられ、前記第６の基板電源線に電気的に接続される第６のチップ電源線と、
前記第３の半導体チップに設けられ、前記第５のチップ電源線と前記第６のチップ電源線との間に配置された第３の回路と、
前記基板に設けられ、前記第５の基板電源線と前記第６の基板電源線との間に配置された第３の基板クランプ回路と、を有する
請求項５に記載の半導体装置。
【請求項８】
前記基板に設けられた第２の双方向ダイオード及び第３の双方向ダイオードを有し、
前記第５の基板電源線は、前記第２の双方向ダイオードを介して電気的に接続された第７の基板電源線及び第８の基板電源線を含み、
前記第４の基板電源線は、前記第３の双方向ダイオードを介して第８の基板電源線に電気的に接続され、
前記第３のチップ電源線は、前記第７の基板電源線に電気的に接続され、
前記第５のチップ電源線は、前記第８の基板電源線に電気的に接続される
請求項７に記載の半導体装置。
【請求項９】
前記基板に設けられ、前記第４の基板電源線と前記第３の基板電源線との間に配置された第４の基板クランプ回路と、
前記基板に設けられ、前記第４の基板電源線と前記第６の基板電源線との間に配置された第５の基板クランプ回路と、
前記基板に設けられ、前記第７の基板電源線と前記第２の基板電源線との間に配置された第６の基板クランプ回路と、
前記基板に設けられ、前記第７の基板電源線と前記第６の基板電源線との間に配置された第７の基板クランプ回路と、
前記基板に設けられ、前記第８の基板電源線と前記第２の基板電源線との間に配置された第８の基板クランプ回路と、
前記基板に設けられ、前記第８の基板電源線と前記第３の基板電源線との間に配置された第９の基板クランプ回路と、の１又は複数を有する
請求項８に記載の半導体装置。
【請求項１０】
前記基板上に設けられる第１の信号端子及び第２の信号端子と、
前記基板に設けられ、前記第１の信号端子と前記第１の回路の第１の入力端子とを電気的に接続する第１の信号線と、
前記基板に設けられ、前記第２の信号端子と前記第２の回路の第２の入力端子とを電気的に接続する第２の信号線と、
前記第１の信号線と前記第１の基板電源線との間に配置された静電気放電に対する第１の保護回路と、
前記第２の信号線と前記第１の基板電源線との間に配置された静電気放電に対する第２の保護回路と、を有する
請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
複数の半導体チップ（ダイ）をシリコンインターポーザ上に搭載する技術が知られている。ダイを外部又は他のダイと接続するＩ／Ｏ（Input/Output）回路をダイに設ける技術が知られている。電源線と接地線との間に保護回路（クランプ回路）を配置することで、ＥＳＤ（Electro-Static Discharge）電流による素子の破壊を抑制する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／０１９３６４７号明細書
米国特許第９２４５８５２号明細書
米国特許第８０４０６４５号明細書
米国特許第１１３９８４６９号明細書
特開２０１３－０６５８７０号公報
米国特許出願公開第２０２１／０３１３３７５号明細書
米国特許第９４１２７０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
互いに異なる電源電圧が供給される複数の半導体チップがシリコンインターポーザ上に搭載される場合、シリコンインターポーザ及び複数の半導体チップに設けられる配線がＥＳＤ電流の放電経路になる場合がある。例えば、複数の半導体チップの入出力回路間が信号線で接続される場合、半導体チップの電源線に流れるＥＳＤ電流により電源電圧が変化すると、入出力回路に設けられるトランジスタ等の素子に過電圧が印加されるおそれがある。半導体チップのトランジスタ等の素子をＥＳＤ電流から保護するために各半導体チップに保護回路を配置する場合、チップ面積が増大するおそれがある。
【０００５】
本発明は、上記の点に鑑みてなされたもので、シリコンインターポーザ上に搭載される複数の半導体チップを、チップ面積の増大を抑制しつつＥＳＤ電流から保護することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様では、半導体装置は、基板と、前記基板に設けられた第１の基板電源線、前記第１の基板電源線とは異なる電圧が供給される第２の基板電源線、及び前記第１の基板電源線とは異なる電圧が供給される第３の基板電源線と、前記基板に設けられ、前記第１の基板電源線と前記第２の基板電源線との間に配置された第１の基板クランプ回路と、前記基板に設けられ、前記第１の基板電源線と前記第３の基板電源線との間に配置された第２の基板クランプ回路と、前記基板上に設けられた第１の半導体チップ及び第２の半導体チップと、前記第１の半導体チップに設けられ、前記第１の基板電源線に電気的に接続される第１のチップ電源線と、前記第１の半導体チップに設けられ、前記第２の基板電源線に電気的に接続される第２のチップ電源線と、前記第１の半導体チップに設けられ、前記第１のチップ電源線と前記第２のチップ電源線との間に配置された第１の回路と、前記第２の半導体チップに設けられ、前記第１の基板電源線に電気的に接続される第３のチップ電源線と、前記第２の半導体チップに設けられ、前記第３の基板電源線に電気的に接続される第４のチップ電源線と、前記第２の半導体チップに設けられ、前記第３のチップ電源線と前記第４のチップ電源線との間に配置された第２の回路と、を有し、前記第１の回路から出力される信号が前記第２の回路に入力される。
【発明の効果】
【０００７】
開示の技術によれば、シリコンインターポーザ上に搭載される複数の半導体チップを、チップ面積の増大を抑制しつつＥＳＤ電流から保護することができる。
【図面の簡単な説明】
【０００８】
シリコンインターポーザ上に複数の半導体チップが搭載される半導体装置の課題を説明するブロック図である。
第１実施形態における半導体装置の一例を示すブロック図である。
図２のシリコンインターポーザと各チップとの接続の概要を示す断面図である。
図２の半導体チップに搭載される内部回路の一例を示す回路図である。
図２のクランプ回路の例を示す回路図である。
図２のシリコンインターポーザ及び各チップに形成される配線及び回路の配置の一例を示す透過平面図である。
図２のシリコンインターポーザの構造の概要を示す断面図である。
第２実施形態における半導体装置の一例を示すブロック図である。
図８のシリコンインターポーザ及び各チップに形成される配線及び回路の配置の一例を示す透過平面図である。
第３実施形態における半導体装置の一例を示すブロック図である。
図１０のシリコンインターポーザ及び各チップに形成される配線及び回路の配置の一例を示す透過平面図である。
第４実施形態における半導体装置の一例を示すブロック図である。
第５実施形態における半導体装置の一例を示すブロック図である。
図１３のＥＳＤ保護回路の一例を示す説明図である。
ＥＳＤ保護回路の別の例を示す説明図である。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号線又は信号端子を示す符号としても使用される。電源電圧を示す符号は、電源電圧が供給される電源線又は電源端子を示す符号としても使用される。
【００１０】
図１は、シリコンインターポーザ上に複数の半導体チップが搭載される半導体装置の課題を説明するブロック図を示す。図１に示す半導体装置ＳＥＭ０は、シリコンインターポーザＩＮＴＰ上に複数の半導体チップＣＰ１、ＣＰ２、ＣＰ３（チップレット）が搭載され、いわゆる２．５次元実装の形態を有する。なお、図１において、シリコンインターポーザＩＮＴＰ上に３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３が搭載されているが、例えば２つまたは４つ以上の半導体チップがシリコンインターポーザＩＮＴＰ上に搭載されてもよい。
（【００１１】以降は省略されています）

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