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公開番号2025047200
公報種別公開特許公報(A)
公開日2025-04-03
出願番号2023155548
出願日2023-09-21
発明の名称半導体装置、電子機器、車両
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H10D 89/60 20250101AFI20250326BHJP()
要約【課題】出力リーク電流特性を改善する。
【解決手段】半導体装置1は、半導体基板N-SUBと、半導体基板N-SUBに形成されるウェルP/Wと、半導体基板N-SUBと導通する出力端子T4と、接地電圧GNDが印加される接地端子T7と、出力端子T4の出力電圧OUTが接地電圧GNDよりも低いことを検出して負電流検出信号DETを生成する検出信号生成回路62aと、負電流検出信号DETに応じてウェルP/Wに接地電圧GND又は出力電圧OUTを印加する制御回路62bを備える。検出信号生成回路62aは、出力検出電圧Vsと接地電圧GNDとを比較して負電流検出信号DETを生成するコンパレータCMPと、出力検出電圧Vsとして出力電圧OUT又はバイアス電圧VA-Vthを印加するバイアス回路BIASと、|Vs|>VCLPであるときに動作するクランプ回路CLPを備える。
【選択図】図19
特許請求の範囲【請求項１】
第１導電型の半導体基板と、
前記半導体基板に形成された前記第１導電型とは異なる第２導電型のウェルと、
前記半導体基板と電気的に導通するように構成される出力端子と、
接地電圧が印加されるように構成される接地端子と、
前記出力端子に現れる出力電圧が前記接地電圧又は閾値電圧よりも低いことを検出して負電流検出信号を生成するように構成される検出信号生成回路と、
前記負電流検出信号に応じて前記ウェルに前記接地電圧を印加するか前記出力電圧を印加するかを切り替えるように構成される制御回路と、
を備え、
前記検出信号生成回路は、
出力検出電圧と前記接地電圧又は前記閾値電圧とを比較して前記負電流検出信号を生成するように構成されるコンパレータと、
前記出力検出電圧として前記出力電圧を印加するかバイアス電圧を印加するかを切り替えるように構成されるバイアス回路と、
前記出力検出電圧の絶対値がクランプ動作電圧よりも高いときに動作するように構成されるクランプ回路と、
を備える、半導体装置。
続きを表示（約 910 文字）【請求項２】
前記クランプ回路は、前記出力検出電圧の印加端と前記接地端子との間に第１極性で接続される少なくとも一つの第１ダイオードと、前記出力検出電圧の印加端と前記接地端子との間に前記第１極性とは逆向きの第２極性で接続される少なくとも一つの第２ダイオードと、を含む、請求項１に記載の半導体装置。
【請求項３】
前記バイアス回路は、前記出力端子と前記出力検出電圧の印加端との間に接続される第１トランジスタを含み、
前記クランプ動作電圧は、前記第１トランジスタの制御端に印加される電圧から前記第１トランジスタのオン閾値電圧を差し引いた差分電圧よりも高い、請求項１に記載の半導体装置。
【請求項４】
前記バイアス回路は、前記第１トランジスタの主電極と前記出力検出電圧の印加端との間に接続される第１抵抗をさらに含む、請求項３に記載の半導体装置。
【請求項５】
前記バイアス回路は、前記第１トランジスタの制御端と電源電圧の印加端との間に接続される第２抵抗をさらに含む、請求項４に記載の半導体装置。
【請求項６】
前記負電流検出信号に応じて前記ウェルと前記接地端子との間を導通／遮断するように構成される第２トランジスタと、
前記ウェルと前記接地端子との間に接続される第３抵抗と、
をさらに備える、請求項１に記載の半導体装置。
【請求項７】
前記出力端子と前記接地端子との間に接続されるように構成されたパワートランジスタをさらに備える、請求項１に記載の半導体装置。
【請求項８】
誘導性の負荷と、
前記負荷を駆動するように構成されたハーフブリッジ型又はフルブリッジ型のスイッチ出力段と、
前記スイッチ出力段の下側スイッチ素子又はその駆動手段となるように構成された、請求項１～７のいずれか一項に記載の半導体装置と、
を備える、電子機器。
【請求項９】
前記負荷がモータを含む、請求項８に記載の電子機器。
【請求項１０】
請求項８に記載の電子機器を備える、車両。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置、並びに、これを用いた電子機器及び車両に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置（例えばハイサイドスイッチＬＳＩ［large scale integration］又はローサイドスイッチＬＳＩ）に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０１７／１８７７８５号
【０００４】
［概要］
しかしながら、車載ＩＰＤなどの半導体装置では、寄生素子の誤動作防止についてさらなる検討の余地があった。
【０００５】
本開示に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板に形成された前記第１導電型とは異なる第２導電型のウェルと、前記半導体基板と電気的に導通するように構成される出力端子と、接地電圧が印加されるように構成される接地端子と、前記出力端子に現れる出力電圧が前記接地電圧又は閾値電圧よりも低いことを検出して負電流検出信号を生成するように構成される検出信号生成回路と、前記負電流検出信号に応じて前記ウェルに前記接地電圧を印加するか前記出力電圧を印加するかを切り替えるように構成される制御回路と、を備え、前記検出信号生成回路は、出力検出電圧と前記接地電圧又は前記閾値電圧とを比較して前記負電流検出信号を生成するように構成されるコンパレータと、前記出力検出電圧として前記出力電圧を印加するかバイアス電圧を印加するかを切り替えるように構成されるバイアス回路と、前記出力検出電圧の絶対値がクランプ動作電圧よりも高いときに動作するように構成されるクランプ回路と、を備える。
【図面の簡単な説明】
【０００６】
図１は、半導体装置の全体構成を示す図である。
図２は、電子機器の一構成例（第１フェイズ）を示す図である。
図３は、電子機器の一構成例（第２フェイズ）を示す図である。
図４は、電子機器の一構成例（第３フェイズ）を示す図である。
図５は、負電流検出回路の第１実施形態を示す図である。
図６は、負電流検出回路の第１動作状態を示す図である。
図７は、負電流検出回路の第２動作状態を示す図である。
図８は、負電流検出回路の第３動作状態を示す図である。
図９は、負電流検出回路の第４動作状態を示す図である。
図１０は、負電流発生時の挙動（負電流検出回路なし）を示す図である。
図１１は、半導体装置の縦断面（負電流検出回路なし）を示す図である。
図１２は、負電流発生時の挙動（負電流検出回路あり）を示す図である。
図１３は、半導体装置の縦断面（負電流検出回路あり）を示す図である。
図１４は、第１実施形態における出力オフ時の挙動（第１リーク条件）を示す図である。
図１５は、第１実施形態における出力電圧と出力リーク電流との関係（第１リーク条件）を示す図である。
図１６は、第１実施形態における出力オフ時（第２リーク条件）の挙動を示す図である。
図１７は、第１実施形態における出力電圧と出力リーク電流との関係（第２リーク条件）を示す図である。
図１８は、第１実施形態における出力リーク電流特性を示す図である。
図１９は、負電流検出回路の第２実施形態を示す図である。
図２０は、第２実施形態における出力オフ時の挙動（第１リーク条件）を示す図である。
図２１は、第２実施形態における出力電圧と出力リーク電流との関係（第１リーク条件）を示す図である。
図２２は、第２実施形態における出力オフ時の挙動（第２リーク条件）を示す図である。
図２３は、第２実施形態における出力電圧と出力リーク電流との関係（第２リーク条件）を示す図である。
図２４は、第２実施形態における出力リーク電流特性を示す図である。
図２５は、出力リーク電流特性の改善効果を示す図である。
図２６は、車両の外観を示す図である。
【０００７】
［詳細な説明］
＜半導体装置＞
図１は、半導体装置の全体構成を示す図である。本構成例の半導体装置１は、不図示のＥＣＵ［electronic control unit］から出力される外部制御信号ＩＮ及び外部イネーブル信号ＥＮに応じて、負荷と接地端との間を導通／遮断する車載用ローサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。
【０００８】
半導体装置１は、装置外部との電気的な接続を確立するための手段として外部端子Ｔ１～Ｔ７を備えている。外部端子Ｔ１は、電源電圧ＶＤＤの供給を受け付けるための電源端子である。外部端子Ｔ２及びＴ３は、それぞれ、外部イネーブル信号ＥＮ及び外部制御信号ＩＮの外部入力を受け付けるための信号入力端子である。外部端子Ｔ４は、負荷（バルブランプ、リレーコイル、ソレノイド、発光ダイオード又はモータなど）を外部接続するための負荷接続端子である。なお、外部端子Ｔ４は、出力電圧ＯＵＴが印加される出力端子としても理解され得る。外部端子Ｔ５は、スルーレート調整信号ＳＲの外部入力を受け付けるためのスルーレート調整端子である。外部端子Ｔ６は、ステータス信号ＳＴを外部出力するための信号出力端子である。外部端子Ｔ７は、接地端子である。
【０００９】
また、本図に即して述べると、半導体装置１は、パワートランジスタ１０（例えばＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、センストランジスタ２０（例えばＮＭＯＳＦＥＴ）と、ゲート制御系統３０と、ロジック４０と、入力系統５０と、基準系統６０と、保護系統７０と、ステータス出力部８０と、電流制限抵抗９１及び９２と、を集積化して成る。
【００１０】
パワートランジスタ１０のドレインは、外部端子Ｔ４に接続されている。パワートランジスタ１０のソースは、外部端子Ｔ７に接続されている。パワートランジスタ１０のゲートは、ゲート駆動信号Ｇ１の印加端に接続されている。このように接続されたパワートランジスタ１０は、外部端子Ｔ４から外部端子Ｔ７に至る出力電流Ｉｏの電流経路を導通／遮断するための下側スイッチ素子として機能する。なお、パワートランジスタ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ１がローレベルであるときにオフ状態となる。また、パワートランジスタ１０は、オン抵抗Ｒｏｎが数十ｍΩとなるように素子を設計すればよい。
（【００１１】以降は省略されています）

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