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公開番号2025038199
公報種別公開特許公報(A)
公開日2025-03-18
出願番号2024225397,2023091777
出願日2024-12-20,2011-02-22
発明の名称表示装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G02F 1/1368 20060101AFI20250311BHJP(光学)
要約【課題】液晶表示装置が有する信号線の寄生容量を低減すること。
【解決手段】各画素に設けられるトランジスタとして、酸化物半導体層を具備するトラン
ジスタを適用する。なお、当該酸化物半導体層は、電子供与体(ドナー)となる不純物(
水素又は水など)を徹底的に除去することにより高純度化された酸化物半導体層である。
これにより、トランジスタがオフ状態のときのリーク電流(オフ電流)を少なくすること
ができる。そのため、各画素において容量素子を設けずとも液晶素子に印加される電圧を
保持することが可能になる。また、これに付随して、液晶表示装置の画素部に延在する容
量配線を削除することが可能になる。そのため、信号線と容量配線が立体交差する領域に
おける寄生容量を削除することが可能になる。
【選択図】図1
特許請求の範囲【請求項１】
平行又は略平行に配列された第１の走査線及び第２の走査線と、
前記第１の走査線及び前記第２の走査線に直交又は略直交に配列された第１の信号線及び第２の信号線と、
ゲートが前記第１の走査線に電気的に接続され、ソース及びドレインの一方が前記第１の信号線に電気的に接続され、ソース及びドレインの他方が画素電極層に電気的に接続された、酸化物半導体層を具備するトランジスタと、を有し、
前記第１の信号線及び前記第２の信号線は、前記第１の走査線及び前記第２の走査線上に設けられた絶縁層を介して、前記第１の走査線及び前記第２の走査線と立体交差しており、
前記第１の信号線は、前記第１の走査線と立体交差する第１の領域及び前記第２の走査線と立体交差する第２の領域において上面が凸面形状を有し、且つ前記第１の領域及び前記第２の領域の間の領域において上面が平面形状又は略平面形状を有し、
前記画素電極層は、前記第１の走査線、前記第２の走査線、前記第１の信号線、及び前記第２の信号線に囲まれた領域に設けられることを特徴とする表示装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、液晶表示装置に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
マトリクス状に配列された複数の画素を有するアクティブマトリクス型の液晶表示装置
が普及している。一般的には、当該画素は、ゲートが走査線に電気的に接続され、ソース
及びドレインの一方が信号線に電気的に接続されたトランジスタと、一方の端子が当該ト
ランジスタのソース及びドレインの他方に電気的に接続され、他方の端子が共通電位を供
給する配線（以下、容量配線ともいう）に電気的に接続された容量素子と、一方の端子（
画素電極）が当該トランジスタのソース及びドレインの他方並びに容量素子の一方の端子
に電気的に接続され、他方の端子（対向電極）が対向電位を供給する配線に電気的に接続
された液晶素子とを有する。
【０００３】
上述した画素の構造例を図１３に示す。図１３（Ａ）は、画素の上面図である。なお、
図１３においては、液晶素子の一部（液晶層、対向電極など）を割愛した図を示している
（いわゆる、アクティブマトリクス基板を示している）。図１３（Ａ）に示す画素１００
０は、平行又は略平行に配列された走査線１００１、１００２及び走査線１００１、１０
０２に直交又は略直交に配列された信号線１００３、１００４に囲まれた領域に設けられ
ている。また、画素１０００には、トランジスタ１００５と、容量素子１００６と、画素
電極層１００７とが設けられている。なお、容量素子１００６の一方の電極層となる導電
層（容量配線１００８）は、走査線１００１、１００２と平行又は略平行に配列し、且つ
複数の画素を横断するように設けられている。
【０００４】
図１３（Ｂ）は、図１３（Ａ）に示すＡ－Ｂ線における断面を示す図である。トランジ
スタ１００５は、基板１０１０上に設けられたゲート層１０１１と、ゲート層１０１１上
に設けられたゲート絶縁層１０１２と、ゲート絶縁層１０１２上に設けられた半導体層１
０１３と、半導体層１０１３の一端上に設けられたソース層及びドレイン層の一方１０１
４ａと、半導体層１０１３の他端上に設けられたソース層及びドレイン層の他方１０１４
ｂとによって構成される。容量素子１００６は、容量配線１００８の一部と、容量配線１
００８上に設けられた絶縁層（ゲート絶縁層１０１２）と、当該絶縁層上に設けられたソ
ース層及びドレイン層の他方１０１４ｂとによって構成される。加えて、ソース層及びド
レイン層の他方１０１４ｂは、トランジスタ１００５及び容量素子１００６上に設けられ
た絶縁層１０１５に形成されたコンタクトホール１０１６において、画素電極層１００７
に電気的に接続されている。
【０００５】
図１３（Ｃ）は、図１３（Ａ）に示すＣ－Ｄ線における断面を示す図である。信号線１
００３は、領域１０１７ａにおいて走査線１００１と、領域１０１７ｂにおいて容量配線
１００８と、領域１０１７ｃにおいて走査線１００２と、ゲート絶縁層１０１２を介して
立体交差している。そのため、信号線１００３は、領域１０１７ａ、１０１７ｂ、１０１
７ｃにおいて上面が凸面形状を有する。なお、自明ではあるが、信号線１００４も信号線
１００３と同様の上面形状を有することを付記する。
【０００６】
なお、図１３に示す画素１０００を有する液晶表示装置は、走査線１００１、１００２
及び容量配線１００８を同じ導電膜を元に形成し、トランジスタ１００５におけるゲート
絶縁層１０１２を容量素子１００６における誘電体としても適用している。すなわち、当
該液晶表示装置は、製造プロセスが低減された液晶表示装置であるといえる。
【０００７】
図１３に示した画素１０００において、トランジスタ１００５は、液晶素子に印加され
る電圧（画素電極層１００７に与えられる電位）を決めるデータ信号の入力を制御する機
能を有し、容量素子１００６は、液晶素子に印加される電圧（画素電極層１００７に与え
られる電位）を保持する機能を有する。
【０００８】
例えば、容量素子１００６の誘電体を厚さ０．１μｍの酸化シリコン膜で構成した場合
、容量値０．４ｐＦの容量素子１００６の面積は、約１１６０μｍ
２
となる。ここで、画
素の大きさが４２μｍ×１２６μｍ（４インチＶＧＡの画素）の場合、画素の面積に対し
て容量素子１００６の占める割合は約２２％となり、開口率が低下するという問題がある
。なお、上記画素構成において容量素子１００６を削除することもできる。液晶素子自体
の保持容量があるため、作為的に容量素子１００６を設けなくともある程度の電荷の保持
は可能である。しかし、液晶の比誘電率は低い場合３程度で且つセルギャップが３～４μ
ｍあるので、厚さ０．１μｍの酸化シリコン膜を誘電体とした容量素子１００６を使用し
た場合に比べて、静電容量が１／５０くらいになるため、液晶素子の面積は５８０００μ
ｍ
２
位が必要になる。すなわち、この大きさは１４０μｍ×４２０μｍの画素に匹敵する
ため、解像度は６０ｐｐｉ程度になってしまい、それ以下の解像度の液晶表示装置であれ
ば電荷の保持が可能である。逆にいうと、６０ｐｐｉ以上の解像度で、画素を構成した場
合は容量素子１００６を必要とする。
【０００９】
液晶表示装置においては、走査線１００１の電位を制御することによってトランジスタ
１００５をオン状態とすると共に、信号線１００３の電位を画素１０００に対するデータ
信号となるように制御する。これにより、画素１０００が有する液晶素子に所望の電圧を
印加することができる。また、当該電圧を容量素子１００６が一定期間保持することで、
各画素において所望の表示を一定期間に渡って行うことができる。当該液晶表示装置は、
このような操作を各画素に対して順次行うことで、画素部において画像（静止画）を形成
している。さらに、当該液晶表示装置は、当該画像を順次変化させる（例えば、１秒間に
６０回（フレーム周波数が６０Ｈｚ））ことによって動画の表示を行っている。
【００１０】
上述したように、当該動画は、多数の静止画によって構成される。つまり、当該動画は
、厳密な意味では連続しない。そのため、動きの速い動画を表示する場合は、表示に残像
などが生じる蓋然性が高くなる。特に、液晶表示装置は、各画素にデータ信号が入力され
てから次のデータ信号が入力されるまで各画素が表示を維持する。そのため、残像が顕在
化しやすい。特許文献１では、残像を低減する技術（一般に「倍速駆動」と呼ばれる技術
）が開示されている。具体的には、特許文献１では、続けて表示される２つの画像を補間
する画像を作成し、当該画像を、続けて表示される２つの画像の間に挿入することによっ
て残像を低減する技術が開示されている。
【先行技術文献】
【特許文献】
（【００１１】以降は省略されています）

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